Search

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:01:08Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Maicon_Cardoso.pdf: 14617294 bytes, checksum: 2b484066343da535e2acc22d0b408744 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:24:58Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Maicon_Cardoso.pdf: 14617294 bytes, checksum: 2b484066343da535e2acc22d0b408744 (MD5) Made available in DSpace on 2022-05-20T14:24:58Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Maicon_Cardoso.pdf: 14617294 bytes, checksum: 2b484066343da535e2acc22d0b408744 (MD5) Previous issue date: 2022-02-15 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES The electronic design automation (EDA) tools take a crucial role in the modern digital circuits and systems synthesis, where the design challenges are not only numerous but also complex. In this scenario, the Boolean satisfiability (SAT) solvers have been employed lately as a useful engine for computing the solutions on these EDA tools, producing circuits with good quality in a reasonable computing time. On a similar note, the versatility provided by the satisfiability paradigm can be explored for different design purposes ranging from conventional to emerging technologies. Thus, in this thesis, we employ this approach to generate area-optimized circuits in three different technologies: static CMOS complex gates (SCCG), quantum-dot cellular automata (QCA), and nanomagnetic logic (NML). Considering this, the proposed methods were able to encode all the design constraints into a discrete constraint model, using satisfiability solvers as the core of the optimization task. Regarding the SCCG synthesis, the experiments have shown that, besides providing improvements on layout area, the solutions produced using the proposed method also presented optimization in other geometrical parameters such as in wirelength and number of contacts when compared to a traditional meta-heuristic approach. Furthermore, following the experiments on the emerging technologies, the QCA and NML synthesis methodologies were able to provide solutions with less area when compared to other graph-based techniques available in the literature for most of the assessed cases. Moreover, the latency of these solutions also presented an optimization, thus providing a wide design exploration scenario where it is possible to choose whether to use smaller or faster circuits depending on the specifications. As ferramentas de apoio ao projeto eletrônico (EDA) desempenham um papel fundamental na síntese de circuitos e sistemas digitais modernos, em que os desafios de projeto envolvidos são numerosos e complexos. Nesse cenário, os resolvedores de satisfatibilidade Booleana (SAT) vêm sendo amplamente empregados nos núcleos de ferramentas de EDA, gerando soluções com boa qualidade em um tempo de computação viável. Dada a versatilidade dessa abordagem, o projeto de circuitos via modelagem SAT pode ser explorado para atender a diferentes propósitos, incluindo o uso tecnologias convencionais e emergentes. Nessa tese utilizamos a modelagem e os resolvedores SAT para o propósito de gerar soluções com otimização em área em três diferentes tecnologias: static CMOS complex gates (SCCG), quantum-dot cellular automata (QCA) e nanomagnetic logic (NML). Para tanto, os métodos propostos apoiam-se na descrição formal das regras de projeto de cada tecnologia, utilizando-se dos resolvedores SAT como protagonistas no processo de síntese. Em relação ao projeto para SCCGs, os experimentos apontam que a abordagem proposta, além de apresentar ganhos em área, também demonstrou-se eficiente considerando outros aspectos geométricos do leiaute como o comprimento de fio utilizado para roteamento (wirelength) e o número de contatos necessários para conectar as partes da célula. Ademais, considerando os experimentos conduzidos para as tecnologias emergentes, tanto a síntese voltada QCA quanto para NML também apresentaram bons resultados quanto à diminuição de área do circuito para boa parte do benchmark utilizado. Por fim, a latência dessas soluções também apresentou otimizações, propiciando um cenário onde o projetista pode escolher qual circuito atende melhor as suas necessidades de acordo com o perfil de área e latência especificados.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T01:56:10Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T02:16:36Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Made available in DSpace on 2021-01-21T02:16:36Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Previous issue date: 2020-09-14 Sem bolsa A tecnologia Complementary Metal-Oxide-Semiconductor (CMOS) é a mais utilizada no projeto de circuitos integrados nas últimas décadas. Entretanto, esta tecnologia está atingindo seus limites físicos. Dessa forma, muitos novos dispositivos estão sendo propostos para a substituição dos transistores, como a tecnologia Field-Coupled Nanocomputing (FCN). Muitos dos paradigmas FCN estão sendo estudados, incluindo as abordagens Quantum-dot Cellular Automata (QCA) e Nanomagnetic Logic (NML). O presente trabalho propõe uma nova metodologia de síntese a tecnologia QCA considerando diferentes ferramentas tanto para síntese lógica, quanto para síntese física, preenchendo uma lacuna no projeto de circuitos QCA, propondo um novo método e integrando novos elementos de design. Foi proposta uma nova versão do método estado-da-arte de síntese automática QCA, o qual foi denominado Migortho. Além disso, foi adotada uma nova estrutura de dados a ser utilizada, neste caso a Majority Inverter Graph (MIG), além de novos elementos de design, como por exemplo: MajX, Doble Wire, Double Wire Lent. Adicionalmente, foram implementados uma série de comandos que invocam métodos de otimização de MIG através da biblioteca EPFL Logic Libraries denominada Mockturtle. Em suma, foi possível avaliar o impacto dos novos elementos propostos nesse trabalho, assim como a nova estrutura de dados para representação da lógica. Da mesma forma, foi possível identificar qual comando implementado pode impactar na maior redução dos circuitos de entrada, atingindo uma taxa média de otimização de 15; 8%. Além disso, vários circuitos foram avaliados através da síntese pelo método Migortho, o qual de forma geral apresentou ganhos em relação ao resultado da versão do método Ortho. Ademais, duas versões dos benchmarks utilizados foram propostos para futuras avaliações de síntese QCA. Por fim, foram efetuadas avaliações com o benchmark específico estado-da-arte para a estrutura MIG, o qual foi possível obter tanto a estimativa do leiaute QCA final, quanto aplicar otimizações através dos comandos Mockturtle, otimizando os circuitos descritos pelo método estado-da-arte. The complementary metal-oxide-semiconductor (CMOS) has been used as the main technology to design integrated circuits in the last decades. However, this technology is near to its physical limits. This way, several new devices have been proposed for the replacement of the transistors, such as the technology Field-Coupled Nanocomputing (FCN). Many FCN paradigms are being studied, including quantumdot cellular automata (QCA) and nanomagnetic logic (NML). This work proposes a new methodology for QCA synthesis, which attaches different logic and physical synthesis tools, filling gaps, and proposing new methods and design elements for integration. A new version of the state-of-the-art QCA automatic synthesis method has been proposed, which has been called Migortho. In addition, a new data structure was adopted to be used, in this case, the Majority Inverter Graph (MIG). In the same way, new design elements were proposed, such as MajX, Double Wire, and Double Wire Lent. Furthermore, a series of commands were implemented that invoke MIG optimization methods through the EPFL Logic Libraries library called Mockturtle. In short, it was possible to evaluate the impact of the new elements proposed in this work, as well as the new data structure for logic representation. Likewise, it was possible to identify which command implemented could impact the greatest reduction in input circuits, reaching an average optimization rate of 15; 8%. Besides, several circuits were evaluated through synthesis by the Migortho method, which generally presented gains concerning the result of the version of the Ortho method. In addition, two versions of the used benchmarks were proposed for further evaluations of the QCA synthesis. Finally, evaluations were made with the benchmark specific state-of-the-art for the MIG structure, which made it possible to obtain both the estimate of the final QCA layout and to apply optimizations through the Mockturtle commands, that it optimized the circuits described by the state-of-the-art method.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-08-11T21:36:07Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Stephano_Machado_Moreira.pdf: 3252235 bytes, checksum: 16f91f7fc566bd22ffa09aa59c0d5b72 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-08-13T11:59:17Z (GMT) No. of bitstreams: 2 Tese_Stephano_Machado_Moreira.pdf: 3252235 bytes, checksum: 16f91f7fc566bd22ffa09aa59c0d5b72 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-08-13T11:59:30Z (GMT). No. of bitstreams: 2 Tese_Stephano_Machado_Moreira.pdf: 3252235 bytes, checksum: 16f91f7fc566bd22ffa09aa59c0d5b72 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-01-15 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Detailed routing is one of the most challenging and time-consuming steps of the design of integrated circuits. The routing solution must obey all of the design rules so that the circuit can be properly manufactured. However, design rule handling may be very challenging, regarding its algorithmic solutions and implementation, and may easily lead to unfeasible runtimes. In order to make the detailed routing resolution more feasible, it is divided into two steps, where in the first, called initial detailed routing, an almost complete solution is achieved by relaxing design rules. In the second step the remaining design rule violations are solved. However, the more these rules are left to be handled in the second stage, the greater is the chance that they will not be completely solved, and this usually occurs. Thus, it is necessary to face the challenge of dealing with as many rules as possible in the first step without compromising the runtime. Thus, this work proposes an initial detailed router, called SmartDR, to meet these needs, that is, to provide a good design rule handling while keeping a good runtime. The main features of the router that meet these goals are pin access and path search techniques. This work proposes a novel pin access method, in which the pin access paths share the same routing resources and are dynamically legalized and implemented. It is also proposed a new path search algorithm, based on A *-interval search, which is aware of several design rules. A new method to improve the A * heuristic function is also proposed, taking into account the peculiarities of detailed routing, which leads to a better runtime. Using ISPD 2018 Contest benchmarks, all proposed methods were evaluated separately and altogether in the proposed router, which was compared with state-of-the-art routers. The experiments show that the proposed techniques contribute to runtime and design rule handling improvement, as well as it demonstrates that SmartDR is superior to the state-of-the-art routers in these metrics. O roteamento detalhado é uma das etapas mais desafiadoras e demoradas do projeto de circuitos integrados. A solução do roteamento deve obedecer a todas as regras de projeto para que o circuito possa ser corretamente fabricado. No entanto, o tratamento de regras de projeto pode ser muito desafiador, quanto a suas soluções algorítmicas e sua implementação, e pode facilmente levar a tempos de execução inviáveis. Para tornar a resolução do roteamento detalhado mais factível, ele é dividido em duas etapas, onde, na primeira, chamada de roteamento detalhado inicial, uma solução quase completa é obtida mediante a flexibilização das regras de projeto. Na segunda etapa as violações remanescentes de regras de projeto são resolvidas. No entanto, quanto mais o tratamento dessas regras é deixado para a segunda etapa, maior é a chance de elas não serem resolvidas completamente, e isto costuma ocorrer. Assim, é necessário enfrentar o desafio de lidar com o maior número possível de regras na etapa inicial sem comprometer o desempenho do roteamento. Dessa forma, este trabalho propõe um roteador detalhado inicial, chamado SmartDR, para atender essas necessidades, isto é, apresentar uma boa lida com regras de projeto ao mesmo tempo que mantendo um bom desempenho. As principais características do roteador, que atendem a esses objetivos, são técnicas de acesso a pinos e de busca de caminhos. Este trabalho propõe um novo método de acesso a pinos, em que os caminhos de acesso a pinos compartilham os mesmos recursos de roteamento e são legalizados e implementados dinamicamente. Também é proposto um novo algoritmo de busca de caminhos, baseado na busca A* com intervalos, o qual é ciente de várias regras de projeto. É proposto também um novo método para melhorar a função heurística da busca A* levando em consideração peculiaridades do roteamento detalhado, o que leva a um melhor desempenho. Utilizando os benchmarks da competição ISPD 2018, todos os métodos propostos foram avaliados separadamente e em conjunto no roteador proposto, o qual foi comparado com os roteadores estado-da-arte. Os experimentos mostram que as técnicas propostas contribuem para uma melhoria em desempenho e um bom tratamento de regras de projeto, assim como demonstra que o SmartDR é superior aos roteadores estado da arte nesses mesmos quesitos.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-07-20T22:18:31Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-07-24T23:41:35Z (GMT) No. of bitstreams: 2 Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-07-24T23:41:47Z (GMT). No. of bitstreams: 2 Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-01-10 Sem bolsa Para lidar com os desafios da tecnologia nanométrica dos circuitos digitais, novas metodologias de projeto são necessárias de forma a aumentar a robustez destes circuitos. Devido aos custos associados com as técnicas de tolerância a falhas, soluções alternativas, baseadas em tolerância a falhas parcial e técnicas para ignorar as falhas estão sendo cada vez mais exploradas para o problema da confiabilidade. Nesse contexto, uma avaliação precisa da confiabilidade dos circuitos é fundamental para permitir um fluxo de projeto automatizado de avaliação de confiabilidade, no qual as ferramentas de síntese poderiam rapidamente alternar entre diversas configurações de circuitos para definir a melhor opção. Para a avaliação de confiabilidade de circuitos, a forma como as portas estão interconectadas dentro do circuito é importante. Além disso, para avaliar as possíveis combinações de entrada das portas no circuito, uma representação em forma de matriz é utilizada. Nesta abordagem, as matrizes de representação são usadas na avaliação de confiabilidade de circuitos representando o comportamento destas portas lógicas na presença de falhas. Desta forma, esta tese tem como objetivo propor modelos capazes de analisar a suscetibilidade de portas lógicas em diferentes níveis de abstração e assim gerar matrizes de representação para as mesmas. Para essa análise, três diferentes modelos são propostos baseados em arranjos de transistores, diagrama stick e leiaute das portas lógicas. Duas bibliotecas de células, uma considerando dimensionamento de transistores (45nm) e a outra considerando leiautes regulares (15nm) foram avaliadas pelos modelos. Os resultados obtidos para estas bibliotecas são usados para analisar a confiabilidade de oito circuitos presentes no benchmark ISCAS’85. Os resultados obtidos nesta tese mostram um impacto na suscetibilidade das portas lógicas quando considerando o projeto de fabricação destas. Baseado nos resultados, o tempo médio entre falhas (MTBF) na análise de confiabilidade dos circuitos obtido com o uso das matrizes geradas apresentou uma redução considerável. Para ambas as bibliotecas de células, as matrizes geradas quando usadas na avaliação de confiabilidade dos circuitos resultaram em uma redução de MTBF de até 49%. To deal with the CMOS scaling problems, new design methodologies are necessary to improve the robustness of the circuits. Given the overheads associated with the traditional fault-tolerant approaches, alternative solutions, based on partial fault tolerance and fault avoidance, are also being considered as possible solutions to the reliability problem. In this context, an accurate evaluation of circuit’s reliability is fundamental, to allow a reliability-aware automated design flow, where the synthesis tool could rapidly cycle through several circuit configurations to assess the best option. In the circuit reliability evaluation, the interconection of the logic gates presented in the circuit is an important factor. Also, to evaluate the possible input combinations of a logic gate in the presence of faults a matrix is constantly used. In this matrix, called in this work as Representation Matrix for logic gates, they are used in the circuit reliability evaluation to represent the behavior of logic gates considering faults. In this way, this thesis proposes models capable of analyze logic gates susceptibility in different abstraction levels and generate representation matrices for these logic gates. For this analysis, three models are proposed based on transistor arrangement, stick diagram and layout of logic gates. An experiment was performed considering two different library cells, one considering transistor dimentions (45nm) and other considering regular layouts (15nm). The results for these library cells are used to analyze circuit reliability from eight circuis of ISCAS’85 benchmark. The results provided by this thesis shows an impact on the logic gates susceptibility when considering the design of these gates. Based on the results, the Mean Time Between Failures (MTBF) of the circuit reliability obtained by the generated matrices shown a considerable reduction. For both libraries, the generated matrices produced a reduction of 49% on the MTBF generated by the reliability evaluation when considering these matrices.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2019-04-24T15:14:32Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Joao_Junior_da_Silva_Machado.pdf: 6172036 bytes, checksum: 50a281fec905ed2f56ff04b73645e7fe (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2019-04-24T17:42:35Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Joao_Junior_da_Silva_Machado.pdf: 6172036 bytes, checksum: 50a281fec905ed2f56ff04b73645e7fe (MD5) Made available in DSpace on 2019-04-24T17:42:43Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Joao_Junior_da_Silva_Machado.pdf: 6172036 bytes, checksum: 50a281fec905ed2f56ff04b73645e7fe (MD5) Previous issue date: 2018-10-11 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES A área de microeletrônica está em crescente desenvolvimento desde as últimas décadas, permitindo que o fluxo de projeto seja o mais otimizado possível para atender aos requisitos demandados pelo mercado consumidor. Neste sentido, a rápida evolução dos transistores, tornou possível o desenvolvimento de circuitos em uma grande escala de integração, aumentando assim a complexidade dos projetos de circuitos integrados. Essa complexidade está relacionada com a minimização de diversas funções custos, como diminuição de área, potência e atraso. O objetivo deste trabalho é investigar o resultado da etapa de dimensionamento de circuitos, quando arranjos de transistores não-série-paralelo (NSP) fazem parte dos circuitos testados. Atualmente, os métodos de dimensionamento não realizam este tipo de análise, sendo esta uma das motivações para a realização deste trabalho, pois redes com arranjos do tipo NSP possuem um comportamento diferente da abordagem tradicional (redes constituídas somente por arranjos série-paralelo), podendo vir a superdimensionar ou subdimensionar os dados resultantes da etapa de dimensionamento do circuito. Assim, desenvolveu-se uma abordagem, denominada SINNA, a qual investiga e realiza comparações em circuitos compostos por arranjos de transistores NSP. Os resultados obtidos demonstraram que redes compostas por arranjos de transistores do tipo NSP, podem afetar a qualidade do dimensionamento final se este for realizado via abordagem tradicional. The microelectronics field has been in increasing development since the last decades, allowing the project flow to be as optimized as possible to meet the requirements demanded by the consumer market. In this sense, the rapid evolution of transistors has made possible the development of circuits on a large scale of integration, thus increasing the complexity of integrated circuit designs. This complexity is related to the minimization of several cost functions, such as area reduction, power and delay. The objective of this work is to investigate the result of the circuit sizing step, when non-series-parallel transistor (NSP) arrangements are part of the circuits tested. Currently, the sizing methods do not perform this type of analysis, and this is one of the motivations for this work, because networks with NSPtype arrangements have a behavior different from the traditional approach (networks consisting only of series-parallel arrays), which may result in oversizing or undersizing of the data resulting from the circuit sizing step. Thus, an approach was developed, called SINNA, which investigates and makes comparisons in circuits composed of NSP transistors. The results showed that networks composed of NSPtype transistor arrangements can affect the quality of the final design if sizing step is performed by traditional sizing approach.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2019-10-22T15:17:22Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vitor_Lima.pdf: 2460472 bytes, checksum: 33e219d29372111fc622aed9f00f8da1 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2019-10-22T15:30:09Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vitor_Lima.pdf: 2460472 bytes, checksum: 33e219d29372111fc622aed9f00f8da1 (MD5) Made available in DSpace on 2019-10-22T15:30:18Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vitor_Lima.pdf: 2460472 bytes, checksum: 33e219d29372111fc622aed9f00f8da1 (MD5) Previous issue date: 2018-03-14 Sem bolsa A criptografia é responsável por garantir o sigilo dos dados. Os algoritmos atuais são de domínio público e a segurança dos dados se concentra na chave criptográfica secreta. Porém, técnicas vêm sendo desenvolvidas visando obter essas chaves secretas e, dessa maneira, ter acesso às informações sigilosas. Análise Diferencial de Potência (Differential Power Analysis - DPA) é uma dessas técnicas de ataque que explora a relação entre o consumo de energia com os dados que estão sendo processados. Buscando neutralizar essa ameaça, muitas propostas de contramedidas vêm sendo desenvolvidas pela comunidade científica. Nesse contexto, esse trabalho desenvolve uma estratégia de contramedida para ataques DPA baseada em tecnologia ASIC. Para isso, a estratégia proposta apoia-se em duas topologias já consolidadas, a Secure Triple Track Logic (STTL) e a Pre-Charge Static Logic (PCSL). As topologias STTL e a PCSL são contramedidas em nível de porta lógica visando a homogeneização do consumo. A STTL adiciona uma trilha de validação que sinaliza quando as entradas e saídas estão estáveis e podem ser computadas. Isso elimina os chaveamentos indesejáveis que são gerados pela instabilidade dos sinais intermediários do circuito. A PCSL adiciona transistores redundantes em sua composição, visando alcançar a simetria da porta lógica e, assim, minimizar as discrepâncias capacitivas internas. Neste trabalho constata-se que a STTL e a PCSL possuem problemas que contribuem para a fuga de informações. A STTL possui um arranjo de transistores desbalanceados, enquanto a PCSL possui a instabilidade que a STTL se propõe a resolver. Dessa maneira, é introduzida a Balanced Triple Track Logic (BSTTL) que incorpora as duas estratégias e os seus benefícios. Para comprovar os benefícios da BSTTL, são utilizadas métricas da literatura que quantificam o nível de vulnerabilidades dos dispositivos e simulações elétricas. O trabalho apresenta estudos de casos utilizando tais métricas nas portas básicas And, Nand, Or, Nor e nos circuitos SBox 1 do DES e na Serpent Sbox do AES. Os resultados demonstram que circuitos implementados com a BSTTL chegam a ser 3.9x mais seguros que as versões com topologias antecessoras, com frequência de operação de 990KHz na Serpent e 350KHz na SBox do DES. Esses benefícios são obtidos ao custo de área e consumo. The cryptography is responsible to guarantee the data secrecy. Nowadays, the algorithms are public domain and the data security relies in cryptographic secret keys. Although, techniques have been developed aiming acquire these keys granting access to the secret information. Differential Power Analysis (DPA) is an attack technique that exploit the relation between the power consumption and the processed data. Aiming neutralize this threat, many countermeasures researches have been developed by scientific community. In this context, this work introduces an DPA countermeasure strategy applicate in VLSI technology. This strategy composes two consolidates topologies, the Secure Triple Track Logic (STTL) and the Pre-Charge Static Logic (PCSL). The STTL and PCSL are countermeasures in gate-level topologies that focus in consumption homogenization. STTL adds a validation track that signalizes when the inputs and outputs are stable and may be computed. It eliminates the undesirable switches generate by the instability in the intermediate signals of the circuit. The PCSL adds redundant transistors in its composition that aims reach the gate symmetry. Therefore, minimizing the internal capacitive discrepancies. Although, this work verified that STTL and PCSL have problems that implies in data-dependency. The STTL has an unbalanced transistors arrangement while the PCSL has the instability that STTL proposes to solve. This work introduces the Balanced Secure Triple Track Logic (BSTTL) that composes the STTL and PCSL strategies and benefits. To verify the BSTTL benefits, are used two community metrics that quantifies the devices DPA vulnerabilities and electric simulations. Additionally, these metrics are used in the basics gates And, Nand, Or and Nor and circuits DES SBox1 and AES Serpent Sbox as cases studies. The BSTTL reaches 3.9x safer than the previous topologies with frequency of operation of 990KHz in the Serpent and 350KHz in SBox of DES. These benefits are obtained through cost in circuit area and consumption.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2019-04-24T15:50:58Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2019-04-24T17:44:04Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Made available in DSpace on 2019-04-24T17:44:11Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Previous issue date: 2017-03-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES O projeto digital realizado através de portas lógicas complexas vem se demonstrando uma ferramenta eficaz na síntese de circuitos otimizados quando comparado com a tradicional metodologia standard cell. Isso ocorre pois a solução não fica limitada a um conjunto pré-determinado de células, possibilitando, assim, a minimização em área, potência e atraso. Neste contexto, uma das principais etapas do projeto de portas lógicas complexas é a de geração lógica, estágio responsável por prover a rede de transistores especializada que implementa a função Booleana. Com esse propósito, recentemente metodologias baseadas em grafos vêm apresentando resultados expressivos relativos à redução do número de componentes no arranjo lógico em comparação com os métodos tradicionais baseados em fatoração Booleana. No entanto, ainda que os dados inicialmente apontem para uma otimização do circuito digital composto por tais redes (já que há menos transistores por porta, em média), faz-se necessário uma maior investigação quanto aos impactos que estruturas não-planares e não-duais – as quais compõem boa parte das soluções obtidas por métodos baseados em grafos – ocasionam nos algoritmos e ferramentas automáticas de geração de células e no leiaute em si. Neste trabalho é apresentada a metodologia Libra, uma proposta para o projeto de portas lógicas complexas baseada nos métodos estado da arte de geração de redes de transistores – Kernel Finder – e de síntese automática de circuitos – ASTRAN. Para a avaliação das soluções desenvolvidas foram realizadas uma série de comparações relativas a metodologia de minimização lógica estado da arte através de fatoração Booleana – Composição Funcional –, a qual atua sob o paradigma amplamente empregado na indústria. Os resultados apontaram para uma expressiva redução em área e atraso para células com caminhos críticos pequenos. Para células com maiores caminhos críticos, os resultados obtidos indicaram uma melhora no atraso e piora relacionada ao consumo de potência. Os experimentos não apenas proporcionaram uma verificação quantitativa relativa às soluções produzidas através da metodologia proposta, mas, também, permitiram a identificação de diversos pontos que podem ser melhorados tanto na metodologia proposta quanto na própria ferramenta ASTRAN, motor para a geração de leiautes. The digital design flow based on complex logic gates have gained relevance recently, becoming an important alternative to the quality design when compared to the standard cell methodology, widely used in the microelectronics industry. Due to its flexibility to generate cells on demand, this paradigm can achieve several optimizations in terms of area, power and delay when compared to the classical approach. Concerning the project of complex logic gates, the transistor network generation step is responsible for delivering an optimized arrangement to compute the Boolean function. In this scenario, graph-based methodologies have presented significative minimizations in the switch count when compared to the classical Boolean factoring paradigm. However, this new approach introduces some singular aspects in the transistor topology, such as non-planarity and non-duality, which impacts directly in the physical synthesis tools and in the layout itself. This work proposes Libra, a methodology to design complex logic gates through Kernel Finder and ASTRAN, state-of-art tools for network generation and cell design, respectively. To evaluate our proposal, a comparison with the cells provided by Functional Composition, the state-of-art methodology based on Boolean factoring to perform logic design, was performed. The obtained results showed significant gains in area and delay for the logic gates with relatively small critical paths. Other analyses have shown smaller optimizations in delay and an overhead in terms of power dissipation for cells containing larger critical paths. These experiments pointed that the proposed methodology achieves good results in general. As future works, we intend to improve the presented methodology to deal with these particular cases (including some optimizations in ASTRAN).

Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:11:04Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Renato_Souza_de_Souza.pdf: 2538855 bytes, checksum: dc66f592fcd4afb594f3fafcf1d8ccef (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:11:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Renato_Souza_de_Souza.pdf: 2538855 bytes, checksum: dc66f592fcd4afb594f3fafcf1d8ccef (MD5) Made available in DSpace on 2022-08-26T13:11:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Renato_Souza_de_Souza.pdf: 2538855 bytes, checksum: dc66f592fcd4afb594f3fafcf1d8ccef (MD5) Previous issue date: 2016-03-04 Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - FAPERGS A evolução no desenvolvimento dos circuitos VLSI se deve basicamente ao avanço da tecnologia CMOS. A cada nova geração, circuitos integrados menores e com melhor desempenho elétrico são fabricados. No entanto, o continuo dimensionamento e miniaturização da tecnologia CMOS abaixo dos 22 nanômetros é um constante desafio. Um dos problemas apontados, devido aos limites físicos, é o aumento do consumo de energia do circuito, mesmo esse estando em estado de equilíbrio. Esse consumo é ocasionado pela redução do canal do transistor, conhecido por corrente de fuga. Dessa forma, algumas alternativas foram sugeridas por pesquisadores nos últimos anos com o intuito de resolver os problemas apontados. Dentre elas, foi proposta a tecnologia FinFET. Esta tecnologia consiste em uma nova abordagem para a construção de um transistor em três dimensões. Assim, o gate do transistor mantem contato com três faces do canal, proporcionando um controle maior do fluxo dos elétrons no canal. Estudos mostram que o transistor FinFET apresenta vantagens significativas em termos de desempenho e eficiência energética quando comparado ao transistor MOSFET. A estrutura padrão de um transistor FinFET é conhecida como Single Gate (SG) FinFET. Contudo, algumas variações desta estrutura foram propostas. Uma destas variações estruturais é conhecida como Independent Gate (IG) FinFET, onde um transistor (IG) FinFET pode ser implementado com dois gates. Sendo assim, existe a possibilidade de controlar cada um dos gates independentes com um sinal de entrada diferente. Consequentemente, explorar os agrupamentos de um transistor (IG) FinFET double gate acaba por tornar-se um meio interessante para reduzir o número de transistores em um circuito. Neste sentido surgem novos desafios na geração de redes de transistores durante as etapas de síntese lógica e física. Neste trabalho propõem-se um método alternativo para a geração de redes de transistores dedicadas a dispositivos (IG) FinFET double gate. O método baseia-se em uma metodologia conhecida como Composição Funcional. Os experimentos realizados demonstram que o método proposto é capaz de gerar redes de transistores (IG) FinFET double gate otimizadas quando comparado com os métodos dedicados a este mesmo propósito. The FinFET technology is widely recognized as the leading alternative to solve problems minimization of short-channel effects. This technology consists in the construction of a transistor in three dimensions. Thus, the channel of the FinFET transistor is rounded by the gate in such a way that there is a contact of three faces of the channel with three sides of the gate. The standard structure of a FinFET transistor is known as single-gate (SG) FinFET. However, some variations of this structure have been proposed. One of these structural changes is known as Independent-Gate (IG) FinFET, where a transistor (IG) FinFET can be implemented with two gates. This way, explore the potential provided by (IG) FinFET transistors becomes a powerful strategy to decrease the transistor count in logic gates. This way, explore the potential provided by (IG) FinFET transistors becomes a powerful strategy to decrease the transistor count in logic gates. The method is based on a methodology developed specifically for logic synthesis, known as Functional Composition. It methodology allows controlling the number of associated transistors in parallel or in series. Thus, it simplifies the search for patterns of promising arrangements to explore the potential of devices (IG) FinFET double gate. The experiments have demonstrated that the proposed method is able to generate optimized IG FinFET transistor networks, when compared to methods dedicated to this same purpose.

Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:13:28Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Stephano_Machado_Moreira_Goncalves.pdf: 2108746 bytes, checksum: ac81be6b020d26b5057b1702dfd896e3 (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:13:37Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Stephano_Machado_Moreira_Goncalves.pdf: 2108746 bytes, checksum: ac81be6b020d26b5057b1702dfd896e3 (MD5) Made available in DSpace on 2022-08-26T13:13:37Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Stephano_Machado_Moreira_Goncalves.pdf: 2108746 bytes, checksum: ac81be6b020d26b5057b1702dfd896e3 (MD5) Previous issue date: 2016-03-04 Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - FAPERGS O processo de síntese de circuitos possui uma enorme complexidade envolvida, exigindo o uso de algoritmos para automatizar os procedimentos. Uma das etapas desse grande processo é o roteamento, que visa determinar as rotas dos fios que conectam os componentes do circuito. O roteamento é subdividido em roteamento global e detalhado. No roteamento detalhado, são utilizados algoritmos de busca de caminhos em grade para definir as rotas dos fios. Contudo, é esperado que tais algoritmos possam lidar com pelo menos as regras de projeto mais básicas. Assim, considerando que o roteamento é responsável por grande parte do tempo envolvido na síntese de circuitos, este trabalho propõe um novo algoritmo de busca de caminhos genérico em grades tridimensionais, chamado SG-Router, com a capacidade de lidar com algumas das regras de projeto mais simples. O objetivo da proposta é realizar uma comparação de tempo de execução e qualidade de caminho com o algoritmo de Hetzel, estado da arte dos algoritmos de busca genéricos em grade utilizados no roteamento detalhado. O trabalho também apresenta uma série de propostas de otimizações de tempo e de qualidade de busca para a versão preexistente do algoritmo, que funciona apenas no escopo bidimensional. Grande parte dessas otimizações foram reaproveitadas no SG-Router. Os experimentos realizados na versão bidimensional melhorada mostraram que o algoritmo obteve o caminho ótimo em todas as buscas. O algoritmo se mostrou mais rápido que o algoritmo de Hetzel, adaptado ao espaço 2D, com um ganho em tempo de execução entre 2,68 a 7522 vezes mais rápido. Os experimentos com o SG-Router em cenários de busca com obstáculos aleatórios mostraram um ganho em desempenho de pelo menos 11, para os cenários com mais obstáculos, e de até 1897, para os cenários médios. O algoritmo apresentou uma deficiência para lidar com cenários semelhantes a labirintos, pois nesses casos o algoritmo apresenta uma facilidade para ocasionar estouros de memória. Esse problema impediu sua aplicação no roteamento detalhado. Contudo, o empecilho não é definitivo e pode ser contornado. O trabalho também sugere futuras melhorias para o SG-Router, tornando-o um algoritmo promissor para o roteamento detalhado e para cenários de busca mais genéricos. The process of circuit synthesis has an enormous complexity involved, requiring the use of algorithms to automate the procedures. One of the stages of this long process is the routing, which aims to determine the wiring routes connecting the circuit components. The routing step is divided in global and detailed routing. In detailed routing, path-search algorithms on grids are used to determine the wiring routes. However, it is expected that these algorithms are able to handle at least the most basic design rules. Thus, considering that routing is very time consuming, this paper proposes a new generic path-search algorithm on three-dimensional grids, called SG-Router, able to handle some of the simpler design rules. The goal of the proposal is to perform a comparison, regarding runtime and path quality, with Hetzel’s algorithm, which is the state of the art of the generic path-search algorithms on grid, used in detailed routing. The paper also presents some proposals of optimizations, regarding time and search quality of the already existing version of the algorithm, which works only in two-dimensional scope. Most of these optimizations were reused in the SG-Router. The experiments performed on the improved two-dimensional version of the algorithm showed that the algorithm obtained the optimal path in all searches. The algorithm was faster than Hetzel’s algorithm, adapted to 2D space, presenting a speedup between 2,68 and 7522. The experiments with the SG-Router in random search scenarios showed a speedup of at least 11, for scenarios with more obstacles, and up to 1857, for average scenarios. The algorithm presented a deficiency to handle scenarios similar to labyrinths, since in these cases the algorithm can easily cause memory overflow. This problem prevented the use of the algorithm in detailed routing. However, the drawback is not final and can be bypassed. This work also suggests future improvements to the SG-Router, making it a promising algorithm for the detailed routing and more generic search scenarios.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-18T13:31:19Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-21T22:57:53Z (GMT) No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-12-21T22:57:53Z (GMT). No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015-01-29 Sem bolsa A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos. Currently, the manufacturing process of integrated circuits allow us to build electronic devices with a very large scale of integration. However, every new advances on new technologies to overcome physical limits brings new challenges for designers. Electronic Design Automation (EDA) tools have been used to help on the circuit design and on the evolution of the physical and logic synthesis. This work is focused on the logic synthesis step, regarding technology mapping methods. Considering the covering step in technology mapping, there are several problems related to data structure and minimization function. Thus, the complexity involved in this step can be a Np-hard problem. This way, there are many heuristics for to solve this covering problem. Among the heuristics of literature the iterative methods has been highlighted. So, this work proposed an evaluation of the iterative methodology based in Simulated Annealing. The Simulated Annealing (SA) heuristic is commonly used on physical synthesis. However, we could not find any work related to that and technology mapping. Therefore, we propose an evaluation of a new iterative approach for technology mapping that uses the SA technique. It was developed over the FlexMap framework, and several experiments have been made in order to evaluate the impact of some parameters used in the SA heuristic on the quality of the mapped circuit. The experiments were made for two technologies, FPGAs and Quantum Cellular Automata (QCA), aiming the minimization of the number of logical units that have to be used to build the circuit, and the results look promising. In FPGAs, the optimizations were not significant and we have identified that some improvement on certain aspects. On the other hand, the results for QCAs are more expressive, reaching optimization rates of 5,54% when compared to QCA standard cells mapping methods, and rates of 11,38% when compared to other techniques.

Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:17:56Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:18:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Made available in DSpace on 2022-08-26T13:18:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Previous issue date: 2015-01-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Inicialmente, este trabalho apresenta uma análise, apontando o impacto da tecnologia FinFET na geração de redes de transistores durante a etapa de síntese lógica. Essa análise apresenta diversos estudos de casos para demonstrar que uma mudança de paradigma vem sendo introduzida pelos dispositivos double gate, como os transistores independent-gate (IG) FinFET. Além disso, o presente trabalho mostra que essa mudança de paradigma deixa uma lacuna a ser explorada, tendo em vista que os métodos de geração de redes de transistores disponíveis na literatura não são capazes de explorar o potencial que os dispositivos double gate oferecem. Então, neste trabalho são propostos dois métodos alternativos para geração de redes de transistors baseadas em dispositivos IG FinFET. Um dos métodos é baseado em grafos e visa encontrar padrões de arranjos promissores para explorar o potencial dos dispositivos double gate. O segundo método proposto visa realizar defatorações em expressões Booleanas a fim de maximizar o uso dos gates independentes de cada transistor IG FinFET. Os experimentos realizados demonstram que os métodos propostos são capazes de gerar redes de transistors IG FinFET otimizadas, com um baixo custo em tempo de execução. Além disso, os resultados obtidos demonstram que de fato os métodos convencionais de geração de redes de transistors não são a melhor alternative para gerar redes baseadas em dispositivos double gate. Com isso, os resultados reforçam a existência de um novo paradigma introduzido pela tecnologia IG FinFET. Enfim, a análise apresentada neste trabalho dá suporte para o desenvolvimento de novas técnicas de geração de redes de transistors IG FinFET. Firstly, this work presents an analysis pointing the impacts of the FinFET technology in the transistor network generation during the logic synthesis step. This analysis presents some case studies demonstrating that a new paradigm has been introduced by the double-gate devices, like the independent-gate (IG) FinFETs. Moreover, this work demonstrates that this new paradigm introduces a lack to be explored. Since the conventional methods for transistor network generation are not able to explore the potential provided by double-gate devices. Thus, this work proposes two alternative methods for IG FinFET-based transistor network generation. The first one is a graph-based method, which aims to find promising patterns to explore the potential provided by the double-gate devices. The second one aims to defactoring Boolean expression in order to maximize the use of the independent gates of each IG FinFET. The experiments have demonstrated that the proposed methods are able to generate optimized IG FinFET transistor networks, with a low cost in run time. Moreover, the obtained results demonstrate that, in fact, the conventional methods of transistor network generation are not the best alternative to design networks based in double-gate devices. This way, the results reinforce the existence of a new paradigm introduced by the IG FinFET technology. Finally, the analysis presented in this work provides support to design new methods to build transistor networks based in IG FinFETs.