Development of Topologic Counter measure and Sizing Method Aiming Resilience Against Cryptographic DPA and DEMA Attacks

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2019-10-22T15:17:22Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vitor_Lima.pdf: 2460472 bytes, checksum: 33e219d29372111fc622aed9f00f8da1 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2019-10-22T15:30:09Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vitor_Lima.pdf: 2460472 bytes, checksum: 33e219d29372111fc622aed9f00f8da1 (MD5) Made available in DSpace on 2019-10-22T15:30:18Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vitor_Lima.pdf: 2460472 bytes, checksum: 33e219d29372111fc622aed9f00f8da1 (MD5) Previous issue date: 2018-03-14 Sem bolsa A criptografia é responsável por garantir o sigilo dos dados. Os algoritmos atuais são de domínio público e a segurança dos dados se concentra na chave criptográfica secreta. Porém, técnicas vêm sendo desenvolvidas visando obter essas chaves secretas e, dessa maneira, ter acesso às informações sigilosas. Análise Diferencial de Potência (Differential Power Analysis - DPA) é uma dessas técnicas de ataque que explora a relação entre o consumo de energia com os dados que estão sendo processados. Buscando neutralizar essa ameaça, muitas propostas de contramedidas vêm sendo desenvolvidas pela comunidade científica. Nesse contexto, esse trabalho desenvolve uma estratégia de contramedida para ataques DPA baseada em tecnologia ASIC. Para isso, a estratégia proposta apoia-se em duas topologias já consolidadas, a Secure Triple Track Logic (STTL) e a Pre-Charge Static Logic (PCSL). As topologias STTL e a PCSL são contramedidas em nível de porta lógica visando a homogeneização do consumo. A STTL adiciona uma trilha de validação que sinaliza quando as entradas e saídas estão estáveis e podem ser computadas. Isso elimina os chaveamentos indesejáveis que são gerados pela instabilidade dos sinais intermediários do circuito. A PCSL adiciona transistores redundantes em sua composição, visando alcançar a simetria da porta lógica e, assim, minimizar as discrepâncias capacitivas internas. Neste trabalho constata-se que a STTL e a PCSL possuem problemas que contribuem para a fuga de informações. A STTL possui um arranjo de transistores desbalanceados, enquanto a PCSL possui a instabilidade que a STTL se propõe a resolver. Dessa maneira, é introduzida a Balanced Triple Track Logic (BSTTL) que incorpora as duas estratégias e os seus benefícios. Para comprovar os benefícios da BSTTL, são utilizadas métricas da literatura que quantificam o nível de vulnerabilidades dos dispositivos e simulações elétricas. O trabalho apresenta estudos de casos utilizando tais métricas nas portas básicas And, Nand, Or, Nor e nos circuitos SBox 1 do DES e na Serpent Sbox do AES. Os resultados demonstram que circuitos implementados com a BSTTL chegam a ser 3.9x mais seguros que as versões com topologias antecessoras, com frequência de operação de 990KHz na Serpent e 350KHz na SBox do DES. Esses benefícios são obtidos ao custo de área e consumo. The cryptography is responsible to guarantee the data secrecy. Nowadays, the algorithms are public domain and the data security relies in cryptographic secret keys. Although, techniques have been developed aiming acquire these keys granting access to the secret information. Differential Power Analysis (DPA) is an attack technique that exploit the relation between the power consumption and the processed data. Aiming neutralize this threat, many countermeasures researches have been developed by scientific community. In this context, this work introduces an DPA countermeasure strategy applicate in VLSI technology. This strategy composes two consolidates topologies, the Secure Triple Track Logic (STTL) and the Pre-Charge Static Logic (PCSL). The STTL and PCSL are countermeasures in gate-level topologies that focus in consumption homogenization. STTL adds a validation track that signalizes when the inputs and outputs are stable and may be computed. It eliminates the undesirable switches generate by the instability in the intermediate signals of the circuit. The PCSL adds redundant transistors in its composition that aims reach the gate symmetry. Therefore, minimizing the internal capacitive discrepancies. Although, this work verified that STTL and PCSL have problems that implies in data-dependency. The STTL has an unbalanced transistors arrangement while the PCSL has the instability that STTL proposes to solve. This work introduces the Balanced Secure Triple Track Logic (BSTTL) that composes the STTL and PCSL strategies and benefits. To verify the BSTTL benefits, are used two community metrics that quantifies the devices DPA vulnerabilities and electric simulations. Additionally, these metrics are used in the basics gates And, Nand, Or and Nor and circuits DES SBox1 and AES Serpent Sbox as cases studies. The BSTTL reaches 3.9x safer than the previous topologies with frequency of operation of 990KHz in the Serpent and 350KHz in SBox of DES. These benefits are obtained through cost in circuit area and consumption.