Design and evaluation of complex logic gates without topological constraints

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No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Previous issue date: 2017-03-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES O projeto digital realizado através de portas lógicas complexas vem se demonstrando uma ferramenta eficaz na síntese de circuitos otimizados quando comparado com a tradicional metodologia standard cell. Isso ocorre pois a solução não fica limitada a um conjunto pré-determinado de células, possibilitando, assim, a minimização em área, potência e atraso. Neste contexto, uma das principais etapas do projeto de portas lógicas complexas é a de geração lógica, estágio responsável por prover a rede de transistores especializada que implementa a função Booleana. Com esse propósito, recentemente metodologias baseadas em grafos vêm apresentando resultados expressivos relativos à redução do número de componentes no arranjo lógico em comparação com os métodos tradicionais baseados em fatoração Booleana. No entanto, ainda que os dados inicialmente apontem para uma otimização do circuito digital composto por tais redes (já que há menos transistores por porta, em média), faz-se necessário uma maior investigação quanto aos impactos que estruturas não-planares e não-duais – as quais compõem boa parte das soluções obtidas por métodos baseados em grafos – ocasionam nos algoritmos e ferramentas automáticas de geração de células e no leiaute em si. Neste trabalho é apresentada a metodologia Libra, uma proposta para o projeto de portas lógicas complexas baseada nos métodos estado da arte de geração de redes de transistores – Kernel Finder – e de síntese automática de circuitos – ASTRAN. Para a avaliação das soluções desenvolvidas foram realizadas uma série de comparações relativas a metodologia de minimização lógica estado da arte através de fatoração Booleana – Composição Funcional –, a qual atua sob o paradigma amplamente empregado na indústria. Os resultados apontaram para uma expressiva redução em área e atraso para células com caminhos críticos pequenos. Para células com maiores caminhos críticos, os resultados obtidos indicaram uma melhora no atraso e piora relacionada ao consumo de potência. Os experimentos não apenas proporcionaram uma verificação quantitativa relativa às soluções produzidas através da metodologia proposta, mas, também, permitiram a identificação de diversos pontos que podem ser melhorados tanto na metodologia proposta quanto na própria ferramenta ASTRAN, motor para a geração de leiautes. The digital design flow based on complex logic gates have gained relevance recently, becoming an important alternative to the quality design when compared to the standard cell methodology, widely used in the microelectronics industry. Due to its flexibility to generate cells on demand, this paradigm can achieve several optimizations in terms of area, power and delay when compared to the classical approach. Concerning the project of complex logic gates, the transistor network generation step is responsible for delivering an optimized arrangement to compute the Boolean function. In this scenario, graph-based methodologies have presented significative minimizations in the switch count when compared to the classical Boolean factoring paradigm. However, this new approach introduces some singular aspects in the transistor topology, such as non-planarity and non-duality, which impacts directly in the physical synthesis tools and in the layout itself. This work proposes Libra, a methodology to design complex logic gates through Kernel Finder and ASTRAN, state-of-art tools for network generation and cell design, respectively. To evaluate our proposal, a comparison with the cells provided by Functional Composition, the state-of-art methodology based on Boolean factoring to perform logic design, was performed. The obtained results showed significant gains in area and delay for the logic gates with relatively small critical paths. Other analyses have shown smaller optimizations in delay and an overhead in terms of power dissipation for cells containing larger critical paths. These experiments pointed that the proposed methodology achieves good results in general. As future works, we intend to improve the presented methodology to deal with these particular cases (including some optimizations in ASTRAN).