Susceptibility Analysis of Logic Gates considering Single Event Transient Faults

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-07-20T22:18:31Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-07-24T23:41:35Z (GMT) No. of bitstreams: 2 Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-07-24T23:41:47Z (GMT). No. of bitstreams: 2 Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-01-10 Sem bolsa Para lidar com os desafios da tecnologia nanométrica dos circuitos digitais, novas metodologias de projeto são necessárias de forma a aumentar a robustez destes circuitos. Devido aos custos associados com as técnicas de tolerância a falhas, soluções alternativas, baseadas em tolerância a falhas parcial e técnicas para ignorar as falhas estão sendo cada vez mais exploradas para o problema da confiabilidade. Nesse contexto, uma avaliação precisa da confiabilidade dos circuitos é fundamental para permitir um fluxo de projeto automatizado de avaliação de confiabilidade, no qual as ferramentas de síntese poderiam rapidamente alternar entre diversas configurações de circuitos para definir a melhor opção. Para a avaliação de confiabilidade de circuitos, a forma como as portas estão interconectadas dentro do circuito é importante. Além disso, para avaliar as possíveis combinações de entrada das portas no circuito, uma representação em forma de matriz é utilizada. Nesta abordagem, as matrizes de representação são usadas na avaliação de confiabilidade de circuitos representando o comportamento destas portas lógicas na presença de falhas. Desta forma, esta tese tem como objetivo propor modelos capazes de analisar a suscetibilidade de portas lógicas em diferentes níveis de abstração e assim gerar matrizes de representação para as mesmas. Para essa análise, três diferentes modelos são propostos baseados em arranjos de transistores, diagrama stick e leiaute das portas lógicas. Duas bibliotecas de células, uma considerando dimensionamento de transistores (45nm) e a outra considerando leiautes regulares (15nm) foram avaliadas pelos modelos. Os resultados obtidos para estas bibliotecas são usados para analisar a confiabilidade de oito circuitos presentes no benchmark ISCAS’85. Os resultados obtidos nesta tese mostram um impacto na suscetibilidade das portas lógicas quando considerando o projeto de fabricação destas. Baseado nos resultados, o tempo médio entre falhas (MTBF) na análise de confiabilidade dos circuitos obtido com o uso das matrizes geradas apresentou uma redução considerável. Para ambas as bibliotecas de células, as matrizes geradas quando usadas na avaliação de confiabilidade dos circuitos resultaram em uma redução de MTBF de até 49%. To deal with the CMOS scaling problems, new design methodologies are necessary to improve the robustness of the circuits. Given the overheads associated with the traditional fault-tolerant approaches, alternative solutions, based on partial fault tolerance and fault avoidance, are also being considered as possible solutions to the reliability problem. In this context, an accurate evaluation of circuit’s reliability is fundamental, to allow a reliability-aware automated design flow, where the synthesis tool could rapidly cycle through several circuit configurations to assess the best option. In the circuit reliability evaluation, the interconection of the logic gates presented in the circuit is an important factor. Also, to evaluate the possible input combinations of a logic gate in the presence of faults a matrix is constantly used. In this matrix, called in this work as Representation Matrix for logic gates, they are used in the circuit reliability evaluation to represent the behavior of logic gates considering faults. In this way, this thesis proposes models capable of analyze logic gates susceptibility in different abstraction levels and generate representation matrices for these logic gates. For this analysis, three models are proposed based on transistor arrangement, stick diagram and layout of logic gates. An experiment was performed considering two different library cells, one considering transistor dimentions (45nm) and other considering regular layouts (15nm). The results for these library cells are used to analyze circuit reliability from eight circuis of ISCAS’85 benchmark. The results provided by this thesis shows an impact on the logic gates susceptibility when considering the design of these gates. Based on the results, the Mean Time Between Failures (MTBF) of the circuit reliability obtained by the generated matrices shown a considerable reduction. For both libraries, the generated matrices produced a reduction of 49% on the MTBF generated by the reliability evaluation when considering these matrices.