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Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2019-04-24T15:50:58Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2019-04-24T17:44:04Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Made available in DSpace on 2019-04-24T17:44:11Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Maicon_Schneider_Cardoso.pdf: 3837713 bytes, checksum: 2f6c30b1066ff2b26596f18bd51d40bf (MD5) Previous issue date: 2017-03-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES O projeto digital realizado através de portas lógicas complexas vem se demonstrando uma ferramenta eficaz na síntese de circuitos otimizados quando comparado com a tradicional metodologia standard cell. Isso ocorre pois a solução não fica limitada a um conjunto pré-determinado de células, possibilitando, assim, a minimização em área, potência e atraso. Neste contexto, uma das principais etapas do projeto de portas lógicas complexas é a de geração lógica, estágio responsável por prover a rede de transistores especializada que implementa a função Booleana. Com esse propósito, recentemente metodologias baseadas em grafos vêm apresentando resultados expressivos relativos à redução do número de componentes no arranjo lógico em comparação com os métodos tradicionais baseados em fatoração Booleana. No entanto, ainda que os dados inicialmente apontem para uma otimização do circuito digital composto por tais redes (já que há menos transistores por porta, em média), faz-se necessário uma maior investigação quanto aos impactos que estruturas não-planares e não-duais – as quais compõem boa parte das soluções obtidas por métodos baseados em grafos – ocasionam nos algoritmos e ferramentas automáticas de geração de células e no leiaute em si. Neste trabalho é apresentada a metodologia Libra, uma proposta para o projeto de portas lógicas complexas baseada nos métodos estado da arte de geração de redes de transistores – Kernel Finder – e de síntese automática de circuitos – ASTRAN. Para a avaliação das soluções desenvolvidas foram realizadas uma série de comparações relativas a metodologia de minimização lógica estado da arte através de fatoração Booleana – Composição Funcional –, a qual atua sob o paradigma amplamente empregado na indústria. Os resultados apontaram para uma expressiva redução em área e atraso para células com caminhos críticos pequenos. Para células com maiores caminhos críticos, os resultados obtidos indicaram uma melhora no atraso e piora relacionada ao consumo de potência. Os experimentos não apenas proporcionaram uma verificação quantitativa relativa às soluções produzidas através da metodologia proposta, mas, também, permitiram a identificação de diversos pontos que podem ser melhorados tanto na metodologia proposta quanto na própria ferramenta ASTRAN, motor para a geração de leiautes. The digital design flow based on complex logic gates have gained relevance recently, becoming an important alternative to the quality design when compared to the standard cell methodology, widely used in the microelectronics industry. Due to its flexibility to generate cells on demand, this paradigm can achieve several optimizations in terms of area, power and delay when compared to the classical approach. Concerning the project of complex logic gates, the transistor network generation step is responsible for delivering an optimized arrangement to compute the Boolean function. In this scenario, graph-based methodologies have presented significative minimizations in the switch count when compared to the classical Boolean factoring paradigm. However, this new approach introduces some singular aspects in the transistor topology, such as non-planarity and non-duality, which impacts directly in the physical synthesis tools and in the layout itself. This work proposes Libra, a methodology to design complex logic gates through Kernel Finder and ASTRAN, state-of-art tools for network generation and cell design, respectively. To evaluate our proposal, a comparison with the cells provided by Functional Composition, the state-of-art methodology based on Boolean factoring to perform logic design, was performed. The obtained results showed significant gains in area and delay for the logic gates with relatively small critical paths. Other analyses have shown smaller optimizations in delay and an overhead in terms of power dissipation for cells containing larger critical paths. These experiments pointed that the proposed methodology achieves good results in general. As future works, we intend to improve the presented methodology to deal with these particular cases (including some optimizations in ASTRAN).

Fluxo de síntese física baseado em standard cells tem sido utilizado na indústria e academia já há um longo período de tempo. Esta técnica é conhecida por ser bastante confiável e previsível uma vez que a mesma biblioteca de células, que foi devidamente validada e caracterizada, pode ser utilizada em diferentes projetos. No entanto, há uma série de otimizações lógicas e elétricas para problemas como: redução do consumo estático, circuitos assíncronos, SEU, NBTI, DFM, etc. que demandam a existência de células inexistentes em bibliotecas tradicionais. O projeto do leiaute destas células é usualmente feito a mão, o que pode dificultar a adoção e desenvolvimento de novas técnicas. Neste trabalho foi desenvolvido uma ferramenta para síntese automática do leiaute de redes de transistores chamada ASTRAN. Esta ferramenta suporta geração de células irrestrita quanto ao tipo da rede de transistores, incluindo lógica não-complementar, auxiliando no desenvolvimento de circuitos otimizados com menor área, número de transistores, conexões, contatos e vias. Através da utilização de uma nova metodologia para compactação do leiaute com programação linear mista com inteiros (MILP), foi possível compactar eficientemente as geometrias das células simultaneamente em duas dimensões, além de lidar com regras de projeto condicionais existentes em tecnologias abaixo de 130nm. ASTRAN conseguiu obter ganhos de produtividade uma ordem de grandeza superior ao do projeto exclusivamente manual, necessitando de apenas 12h para gerar células com até 44 transistores. Na comparação com standard cells comerciais - considerado o pior caso uma vez que o ganho estaria justamente em gerar células inexistentes nestas bibliotecas ou então utilizar a ferramenta para obter um leiaute inicial antes de otimizá-lo a mão - o resultado foi bastante próximo, sendo que 71% das células geradas com o ASTRAN apresentaram exatamente a mesma área. Cell library-based synthesis flows for ASICs is one of the most used methodologies in both industry and academia for design of VLSI. It is known to be very reliable and predictable since the same cell library can be characterised and used in several different designs. However, there is a number of logic and electric optimizations for problems like: leakage reduction, asynchronous circuits, SEU, NBTI, DFM, etc. that demands the development of new cells. These cell layouts are usually designed by hand, which can limit the adoption and development of promising techniques. This work presents the development of a tool for automatic synthesis of transistor networks called ASTRAN. It can generate cell layout with unrestricted cell structure, including non-complementary logic cells, supporting the developing of optimized circuits with smaller number of transistors, connections, contacts and vias. By using a new methodology for simultaneous two-dimensional (2D) layout compaction using mixed integer linear programming (MILP), we were able to support most of the conditional design rules that applies to technology nodes bellow 130nm, while producing as result dense cell layouts. We demonstrate that ASTRAN can generate layouts with a very smal area overhead compared to commercial standard-cells and can improve productivity in one order of magnitude when compared to the manual design of the cells. Gates containing up to 44 transistors were generated in less than 12h of run-time.

O projeto e o desenvolvimento de circuitos integrados é um dos mais importantes e aquecidos segmentos da indústria eletrônica da atualidade. Neste cenário, ferramentas de automação têm possibilitado aos projetistas manipular uma elevada quantidade de transistores em circuitos cada vez mais complexos, diminuindo, assim, o tempo de projeto. Em especial, ferramentas de síntese lógica têm contribuído significativamente para reduzir o ciclo de desenvolvimento. Na metodologia de projeto full-custom, cada bloco funcional tem sua geração realizada de forma manual, desde a implementação das redes de transistores até a geração do leiaute. Entretanto, esta tarefa é extremamente custosa em tempo de projeto. Neste contexto, torna-se confortável ter a disposição algoritmos dedicados para derivar redes de transistores automaticamente. Diversos tipos de arranjos de transistores são encontrados na literatura. Estas diferentes redes de transistores apresentam diferentes comportamentos em termos de consumo de área, consumo de potência e velocidade. Desta forma, não apenas a geração automática de redes de transistores é importante, mas também técnicas automatizadas para avaliar e comparar estas distintas redes de chaves é de fundamental importância para guiar o projetista que deseja alcançar implementações de circuitos eficientes. Estas avaliações não precisam ser necessariamente processos custosos de caracterização elétrica. Elas podem ser realizadas através de estimativas capazes de fornecer informações acuradas sobre o comportamento das redes. Esta idéia pode ser utilizada por projetistas que desejam gerar e avaliar potenciais soluções em redes de transistores para alimentar fluxos standard-cell (utilizando bibliotecas de células), ou por aqueles que utilizam a abordagem de mapeamento tecnológico library-free (fazendo uso de geradores de células). Neste contexto, este trabalho apresenta um gerador automático de redes de transistores capaz de fornecer diferentes tipos de redes em diversos estilos lógicos. Para comparar as redes geradas, algumas técnicas de estimativa são empregadas. Comparações são realizadas sobre conjuntos distintos de funções Booleanas, demonstrando as vantagens da utilização de lógicas alternativas em relação ao difundido padrão CMOS. Currently, VLSI design has established a dominant role in the electronics industry. Automated tools have enabled designers to manipulate more transistors on a design project and shorten the design cycle. In particular, logic synthesis tools have contributed significantly to reduce the design cycle time. In full-custom designs, manual generation of transistor netlists for each functional block is performed, but this is an extremely time-consuming task. In this sense, it becomes comfortable to have efficient algorithms to derive transistor networks automatically. There are several kinds of transistor networks arrangements. These different networks present different behaviors in terms of area, delay and power consumption. Thus, not only automatic transistor networks generation is important, but also an automated technique to evaluate and to compare the distinct switch networks is fundamental to guide designers that need to achieve efficient circuit implementations. This evaluation not necessarily needs to be an expensive electrical characterization process. It can be obtained through estimation processes capable of delivering good information about the logic cells behavior. This idea is useful for those designers that desire to generate and to evaluate potential transistor network implementations to feed standard-cell flow designs (using cell libraries), or for those designers who target the use of library-free technology mapping concept (using automatic cells generators). In this context, this work presents an automated transistor network generator able to delivery different kinds of networks in several logic styles. In order to compare the obtained networks, some estimation techniques are employed. A comparison is done over a set of Boolean function benchmarks, showing the advantages of using alternative logic styles over the traditional Complementary Series-Parallel CMOS (CSP CMOS).