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Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:11:04Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Renato_Souza_de_Souza.pdf: 2538855 bytes, checksum: dc66f592fcd4afb594f3fafcf1d8ccef (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:11:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Renato_Souza_de_Souza.pdf: 2538855 bytes, checksum: dc66f592fcd4afb594f3fafcf1d8ccef (MD5) Made available in DSpace on 2022-08-26T13:11:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Renato_Souza_de_Souza.pdf: 2538855 bytes, checksum: dc66f592fcd4afb594f3fafcf1d8ccef (MD5) Previous issue date: 2016-03-04 Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - FAPERGS A evolução no desenvolvimento dos circuitos VLSI se deve basicamente ao avanço da tecnologia CMOS. A cada nova geração, circuitos integrados menores e com melhor desempenho elétrico são fabricados. No entanto, o continuo dimensionamento e miniaturização da tecnologia CMOS abaixo dos 22 nanômetros é um constante desafio. Um dos problemas apontados, devido aos limites físicos, é o aumento do consumo de energia do circuito, mesmo esse estando em estado de equilíbrio. Esse consumo é ocasionado pela redução do canal do transistor, conhecido por corrente de fuga. Dessa forma, algumas alternativas foram sugeridas por pesquisadores nos últimos anos com o intuito de resolver os problemas apontados. Dentre elas, foi proposta a tecnologia FinFET. Esta tecnologia consiste em uma nova abordagem para a construção de um transistor em três dimensões. Assim, o gate do transistor mantem contato com três faces do canal, proporcionando um controle maior do fluxo dos elétrons no canal. Estudos mostram que o transistor FinFET apresenta vantagens significativas em termos de desempenho e eficiência energética quando comparado ao transistor MOSFET. A estrutura padrão de um transistor FinFET é conhecida como Single Gate (SG) FinFET. Contudo, algumas variações desta estrutura foram propostas. Uma destas variações estruturais é conhecida como Independent Gate (IG) FinFET, onde um transistor (IG) FinFET pode ser implementado com dois gates. Sendo assim, existe a possibilidade de controlar cada um dos gates independentes com um sinal de entrada diferente. Consequentemente, explorar os agrupamentos de um transistor (IG) FinFET double gate acaba por tornar-se um meio interessante para reduzir o número de transistores em um circuito. Neste sentido surgem novos desafios na geração de redes de transistores durante as etapas de síntese lógica e física. Neste trabalho propõem-se um método alternativo para a geração de redes de transistores dedicadas a dispositivos (IG) FinFET double gate. O método baseia-se em uma metodologia conhecida como Composição Funcional. Os experimentos realizados demonstram que o método proposto é capaz de gerar redes de transistores (IG) FinFET double gate otimizadas quando comparado com os métodos dedicados a este mesmo propósito. The FinFET technology is widely recognized as the leading alternative to solve problems minimization of short-channel effects. This technology consists in the construction of a transistor in three dimensions. Thus, the channel of the FinFET transistor is rounded by the gate in such a way that there is a contact of three faces of the channel with three sides of the gate. The standard structure of a FinFET transistor is known as single-gate (SG) FinFET. However, some variations of this structure have been proposed. One of these structural changes is known as Independent-Gate (IG) FinFET, where a transistor (IG) FinFET can be implemented with two gates. This way, explore the potential provided by (IG) FinFET transistors becomes a powerful strategy to decrease the transistor count in logic gates. This way, explore the potential provided by (IG) FinFET transistors becomes a powerful strategy to decrease the transistor count in logic gates. The method is based on a methodology developed specifically for logic synthesis, known as Functional Composition. It methodology allows controlling the number of associated transistors in parallel or in series. Thus, it simplifies the search for patterns of promising arrangements to explore the potential of devices (IG) FinFET double gate. The experiments have demonstrated that the proposed method is able to generate optimized IG FinFET transistor networks, when compared to methods dedicated to this same purpose.

Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:17:56Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:18:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Made available in DSpace on 2022-08-26T13:18:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Previous issue date: 2015-01-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Inicialmente, este trabalho apresenta uma análise, apontando o impacto da tecnologia FinFET na geração de redes de transistores durante a etapa de síntese lógica. Essa análise apresenta diversos estudos de casos para demonstrar que uma mudança de paradigma vem sendo introduzida pelos dispositivos double gate, como os transistores independent-gate (IG) FinFET. Além disso, o presente trabalho mostra que essa mudança de paradigma deixa uma lacuna a ser explorada, tendo em vista que os métodos de geração de redes de transistores disponíveis na literatura não são capazes de explorar o potencial que os dispositivos double gate oferecem. Então, neste trabalho são propostos dois métodos alternativos para geração de redes de transistors baseadas em dispositivos IG FinFET. Um dos métodos é baseado em grafos e visa encontrar padrões de arranjos promissores para explorar o potencial dos dispositivos double gate. O segundo método proposto visa realizar defatorações em expressões Booleanas a fim de maximizar o uso dos gates independentes de cada transistor IG FinFET. Os experimentos realizados demonstram que os métodos propostos são capazes de gerar redes de transistors IG FinFET otimizadas, com um baixo custo em tempo de execução. Além disso, os resultados obtidos demonstram que de fato os métodos convencionais de geração de redes de transistors não são a melhor alternative para gerar redes baseadas em dispositivos double gate. Com isso, os resultados reforçam a existência de um novo paradigma introduzido pela tecnologia IG FinFET. Enfim, a análise apresentada neste trabalho dá suporte para o desenvolvimento de novas técnicas de geração de redes de transistors IG FinFET. Firstly, this work presents an analysis pointing the impacts of the FinFET technology in the transistor network generation during the logic synthesis step. This analysis presents some case studies demonstrating that a new paradigm has been introduced by the double-gate devices, like the independent-gate (IG) FinFETs. Moreover, this work demonstrates that this new paradigm introduces a lack to be explored. Since the conventional methods for transistor network generation are not able to explore the potential provided by double-gate devices. Thus, this work proposes two alternative methods for IG FinFET-based transistor network generation. The first one is a graph-based method, which aims to find promising patterns to explore the potential provided by the double-gate devices. The second one aims to defactoring Boolean expression in order to maximize the use of the independent gates of each IG FinFET. The experiments have demonstrated that the proposed methods are able to generate optimized IG FinFET transistor networks, with a low cost in run time. Moreover, the obtained results demonstrate that, in fact, the conventional methods of transistor network generation are not the best alternative to design networks based in double-gate devices. This way, the results reinforce the existence of a new paradigm introduced by the IG FinFET technology. Finally, the analysis presented in this work provides support to design new methods to build transistor networks based in IG FinFETs.