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Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:01:08Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Maicon_Cardoso.pdf: 14617294 bytes, checksum: 2b484066343da535e2acc22d0b408744 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:24:58Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Maicon_Cardoso.pdf: 14617294 bytes, checksum: 2b484066343da535e2acc22d0b408744 (MD5) Made available in DSpace on 2022-05-20T14:24:58Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Maicon_Cardoso.pdf: 14617294 bytes, checksum: 2b484066343da535e2acc22d0b408744 (MD5) Previous issue date: 2022-02-15 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES The electronic design automation (EDA) tools take a crucial role in the modern digital circuits and systems synthesis, where the design challenges are not only numerous but also complex. In this scenario, the Boolean satisfiability (SAT) solvers have been employed lately as a useful engine for computing the solutions on these EDA tools, producing circuits with good quality in a reasonable computing time. On a similar note, the versatility provided by the satisfiability paradigm can be explored for different design purposes ranging from conventional to emerging technologies. Thus, in this thesis, we employ this approach to generate area-optimized circuits in three different technologies: static CMOS complex gates (SCCG), quantum-dot cellular automata (QCA), and nanomagnetic logic (NML). Considering this, the proposed methods were able to encode all the design constraints into a discrete constraint model, using satisfiability solvers as the core of the optimization task. Regarding the SCCG synthesis, the experiments have shown that, besides providing improvements on layout area, the solutions produced using the proposed method also presented optimization in other geometrical parameters such as in wirelength and number of contacts when compared to a traditional meta-heuristic approach. Furthermore, following the experiments on the emerging technologies, the QCA and NML synthesis methodologies were able to provide solutions with less area when compared to other graph-based techniques available in the literature for most of the assessed cases. Moreover, the latency of these solutions also presented an optimization, thus providing a wide design exploration scenario where it is possible to choose whether to use smaller or faster circuits depending on the specifications. As ferramentas de apoio ao projeto eletrônico (EDA) desempenham um papel fundamental na síntese de circuitos e sistemas digitais modernos, em que os desafios de projeto envolvidos são numerosos e complexos. Nesse cenário, os resolvedores de satisfatibilidade Booleana (SAT) vêm sendo amplamente empregados nos núcleos de ferramentas de EDA, gerando soluções com boa qualidade em um tempo de computação viável. Dada a versatilidade dessa abordagem, o projeto de circuitos via modelagem SAT pode ser explorado para atender a diferentes propósitos, incluindo o uso tecnologias convencionais e emergentes. Nessa tese utilizamos a modelagem e os resolvedores SAT para o propósito de gerar soluções com otimização em área em três diferentes tecnologias: static CMOS complex gates (SCCG), quantum-dot cellular automata (QCA) e nanomagnetic logic (NML). Para tanto, os métodos propostos apoiam-se na descrição formal das regras de projeto de cada tecnologia, utilizando-se dos resolvedores SAT como protagonistas no processo de síntese. Em relação ao projeto para SCCGs, os experimentos apontam que a abordagem proposta, além de apresentar ganhos em área, também demonstrou-se eficiente considerando outros aspectos geométricos do leiaute como o comprimento de fio utilizado para roteamento (wirelength) e o número de contatos necessários para conectar as partes da célula. Ademais, considerando os experimentos conduzidos para as tecnologias emergentes, tanto a síntese voltada QCA quanto para NML também apresentaram bons resultados quanto à diminuição de área do circuito para boa parte do benchmark utilizado. Por fim, a latência dessas soluções também apresentou otimizações, propiciando um cenário onde o projetista pode escolher qual circuito atende melhor as suas necessidades de acordo com o perfil de área e latência especificados.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T01:56:10Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T02:16:36Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Made available in DSpace on 2021-01-21T02:16:36Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Previous issue date: 2020-09-14 Sem bolsa A tecnologia Complementary Metal-Oxide-Semiconductor (CMOS) é a mais utilizada no projeto de circuitos integrados nas últimas décadas. Entretanto, esta tecnologia está atingindo seus limites físicos. Dessa forma, muitos novos dispositivos estão sendo propostos para a substituição dos transistores, como a tecnologia Field-Coupled Nanocomputing (FCN). Muitos dos paradigmas FCN estão sendo estudados, incluindo as abordagens Quantum-dot Cellular Automata (QCA) e Nanomagnetic Logic (NML). O presente trabalho propõe uma nova metodologia de síntese a tecnologia QCA considerando diferentes ferramentas tanto para síntese lógica, quanto para síntese física, preenchendo uma lacuna no projeto de circuitos QCA, propondo um novo método e integrando novos elementos de design. Foi proposta uma nova versão do método estado-da-arte de síntese automática QCA, o qual foi denominado Migortho. Além disso, foi adotada uma nova estrutura de dados a ser utilizada, neste caso a Majority Inverter Graph (MIG), além de novos elementos de design, como por exemplo: MajX, Doble Wire, Double Wire Lent. Adicionalmente, foram implementados uma série de comandos que invocam métodos de otimização de MIG através da biblioteca EPFL Logic Libraries denominada Mockturtle. Em suma, foi possível avaliar o impacto dos novos elementos propostos nesse trabalho, assim como a nova estrutura de dados para representação da lógica. Da mesma forma, foi possível identificar qual comando implementado pode impactar na maior redução dos circuitos de entrada, atingindo uma taxa média de otimização de 15; 8%. Além disso, vários circuitos foram avaliados através da síntese pelo método Migortho, o qual de forma geral apresentou ganhos em relação ao resultado da versão do método Ortho. Ademais, duas versões dos benchmarks utilizados foram propostos para futuras avaliações de síntese QCA. Por fim, foram efetuadas avaliações com o benchmark específico estado-da-arte para a estrutura MIG, o qual foi possível obter tanto a estimativa do leiaute QCA final, quanto aplicar otimizações através dos comandos Mockturtle, otimizando os circuitos descritos pelo método estado-da-arte. The complementary metal-oxide-semiconductor (CMOS) has been used as the main technology to design integrated circuits in the last decades. However, this technology is near to its physical limits. This way, several new devices have been proposed for the replacement of the transistors, such as the technology Field-Coupled Nanocomputing (FCN). Many FCN paradigms are being studied, including quantumdot cellular automata (QCA) and nanomagnetic logic (NML). This work proposes a new methodology for QCA synthesis, which attaches different logic and physical synthesis tools, filling gaps, and proposing new methods and design elements for integration. A new version of the state-of-the-art QCA automatic synthesis method has been proposed, which has been called Migortho. In addition, a new data structure was adopted to be used, in this case, the Majority Inverter Graph (MIG). In the same way, new design elements were proposed, such as MajX, Double Wire, and Double Wire Lent. Furthermore, a series of commands were implemented that invoke MIG optimization methods through the EPFL Logic Libraries library called Mockturtle. In short, it was possible to evaluate the impact of the new elements proposed in this work, as well as the new data structure for logic representation. Likewise, it was possible to identify which command implemented could impact the greatest reduction in input circuits, reaching an average optimization rate of 15; 8%. Besides, several circuits were evaluated through synthesis by the Migortho method, which generally presented gains concerning the result of the version of the Ortho method. In addition, two versions of the used benchmarks were proposed for further evaluations of the QCA synthesis. Finally, evaluations were made with the benchmark specific state-of-the-art for the MIG structure, which made it possible to obtain both the estimate of the final QCA layout and to apply optimizations through the Mockturtle commands, that it optimized the circuits described by the state-of-the-art method.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-08-11T21:36:07Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Stephano_Machado_Moreira.pdf: 3252235 bytes, checksum: 16f91f7fc566bd22ffa09aa59c0d5b72 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-08-13T11:59:17Z (GMT) No. of bitstreams: 2 Tese_Stephano_Machado_Moreira.pdf: 3252235 bytes, checksum: 16f91f7fc566bd22ffa09aa59c0d5b72 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-08-13T11:59:30Z (GMT). No. of bitstreams: 2 Tese_Stephano_Machado_Moreira.pdf: 3252235 bytes, checksum: 16f91f7fc566bd22ffa09aa59c0d5b72 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-01-15 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Detailed routing is one of the most challenging and time-consuming steps of the design of integrated circuits. The routing solution must obey all of the design rules so that the circuit can be properly manufactured. However, design rule handling may be very challenging, regarding its algorithmic solutions and implementation, and may easily lead to unfeasible runtimes. In order to make the detailed routing resolution more feasible, it is divided into two steps, where in the first, called initial detailed routing, an almost complete solution is achieved by relaxing design rules. In the second step the remaining design rule violations are solved. However, the more these rules are left to be handled in the second stage, the greater is the chance that they will not be completely solved, and this usually occurs. Thus, it is necessary to face the challenge of dealing with as many rules as possible in the first step without compromising the runtime. Thus, this work proposes an initial detailed router, called SmartDR, to meet these needs, that is, to provide a good design rule handling while keeping a good runtime. The main features of the router that meet these goals are pin access and path search techniques. This work proposes a novel pin access method, in which the pin access paths share the same routing resources and are dynamically legalized and implemented. It is also proposed a new path search algorithm, based on A *-interval search, which is aware of several design rules. A new method to improve the A * heuristic function is also proposed, taking into account the peculiarities of detailed routing, which leads to a better runtime. Using ISPD 2018 Contest benchmarks, all proposed methods were evaluated separately and altogether in the proposed router, which was compared with state-of-the-art routers. The experiments show that the proposed techniques contribute to runtime and design rule handling improvement, as well as it demonstrates that SmartDR is superior to the state-of-the-art routers in these metrics. O roteamento detalhado é uma das etapas mais desafiadoras e demoradas do projeto de circuitos integrados. A solução do roteamento deve obedecer a todas as regras de projeto para que o circuito possa ser corretamente fabricado. No entanto, o tratamento de regras de projeto pode ser muito desafiador, quanto a suas soluções algorítmicas e sua implementação, e pode facilmente levar a tempos de execução inviáveis. Para tornar a resolução do roteamento detalhado mais factível, ele é dividido em duas etapas, onde, na primeira, chamada de roteamento detalhado inicial, uma solução quase completa é obtida mediante a flexibilização das regras de projeto. Na segunda etapa as violações remanescentes de regras de projeto são resolvidas. No entanto, quanto mais o tratamento dessas regras é deixado para a segunda etapa, maior é a chance de elas não serem resolvidas completamente, e isto costuma ocorrer. Assim, é necessário enfrentar o desafio de lidar com o maior número possível de regras na etapa inicial sem comprometer o desempenho do roteamento. Dessa forma, este trabalho propõe um roteador detalhado inicial, chamado SmartDR, para atender essas necessidades, isto é, apresentar uma boa lida com regras de projeto ao mesmo tempo que mantendo um bom desempenho. As principais características do roteador, que atendem a esses objetivos, são técnicas de acesso a pinos e de busca de caminhos. Este trabalho propõe um novo método de acesso a pinos, em que os caminhos de acesso a pinos compartilham os mesmos recursos de roteamento e são legalizados e implementados dinamicamente. Também é proposto um novo algoritmo de busca de caminhos, baseado na busca A* com intervalos, o qual é ciente de várias regras de projeto. É proposto também um novo método para melhorar a função heurística da busca A* levando em consideração peculiaridades do roteamento detalhado, o que leva a um melhor desempenho. Utilizando os benchmarks da competição ISPD 2018, todos os métodos propostos foram avaliados separadamente e em conjunto no roteador proposto, o qual foi comparado com os roteadores estado-da-arte. Os experimentos mostram que as técnicas propostas contribuem para uma melhoria em desempenho e um bom tratamento de regras de projeto, assim como demonstra que o SmartDR é superior aos roteadores estado da arte nesses mesmos quesitos.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-07-20T22:18:31Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-07-24T23:41:35Z (GMT) No. of bitstreams: 2 Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-07-24T23:41:47Z (GMT). No. of bitstreams: 2 Tese_Rafael_Schvittz.pdf: 3093473 bytes, checksum: 23982f6a8f5c0a3b382dbe7516018010 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-01-10 Sem bolsa Para lidar com os desafios da tecnologia nanométrica dos circuitos digitais, novas metodologias de projeto são necessárias de forma a aumentar a robustez destes circuitos. Devido aos custos associados com as técnicas de tolerância a falhas, soluções alternativas, baseadas em tolerância a falhas parcial e técnicas para ignorar as falhas estão sendo cada vez mais exploradas para o problema da confiabilidade. Nesse contexto, uma avaliação precisa da confiabilidade dos circuitos é fundamental para permitir um fluxo de projeto automatizado de avaliação de confiabilidade, no qual as ferramentas de síntese poderiam rapidamente alternar entre diversas configurações de circuitos para definir a melhor opção. Para a avaliação de confiabilidade de circuitos, a forma como as portas estão interconectadas dentro do circuito é importante. Além disso, para avaliar as possíveis combinações de entrada das portas no circuito, uma representação em forma de matriz é utilizada. Nesta abordagem, as matrizes de representação são usadas na avaliação de confiabilidade de circuitos representando o comportamento destas portas lógicas na presença de falhas. Desta forma, esta tese tem como objetivo propor modelos capazes de analisar a suscetibilidade de portas lógicas em diferentes níveis de abstração e assim gerar matrizes de representação para as mesmas. Para essa análise, três diferentes modelos são propostos baseados em arranjos de transistores, diagrama stick e leiaute das portas lógicas. Duas bibliotecas de células, uma considerando dimensionamento de transistores (45nm) e a outra considerando leiautes regulares (15nm) foram avaliadas pelos modelos. Os resultados obtidos para estas bibliotecas são usados para analisar a confiabilidade de oito circuitos presentes no benchmark ISCAS’85. Os resultados obtidos nesta tese mostram um impacto na suscetibilidade das portas lógicas quando considerando o projeto de fabricação destas. Baseado nos resultados, o tempo médio entre falhas (MTBF) na análise de confiabilidade dos circuitos obtido com o uso das matrizes geradas apresentou uma redução considerável. Para ambas as bibliotecas de células, as matrizes geradas quando usadas na avaliação de confiabilidade dos circuitos resultaram em uma redução de MTBF de até 49%. To deal with the CMOS scaling problems, new design methodologies are necessary to improve the robustness of the circuits. Given the overheads associated with the traditional fault-tolerant approaches, alternative solutions, based on partial fault tolerance and fault avoidance, are also being considered as possible solutions to the reliability problem. In this context, an accurate evaluation of circuit’s reliability is fundamental, to allow a reliability-aware automated design flow, where the synthesis tool could rapidly cycle through several circuit configurations to assess the best option. In the circuit reliability evaluation, the interconection of the logic gates presented in the circuit is an important factor. Also, to evaluate the possible input combinations of a logic gate in the presence of faults a matrix is constantly used. In this matrix, called in this work as Representation Matrix for logic gates, they are used in the circuit reliability evaluation to represent the behavior of logic gates considering faults. In this way, this thesis proposes models capable of analyze logic gates susceptibility in different abstraction levels and generate representation matrices for these logic gates. For this analysis, three models are proposed based on transistor arrangement, stick diagram and layout of logic gates. An experiment was performed considering two different library cells, one considering transistor dimentions (45nm) and other considering regular layouts (15nm). The results for these library cells are used to analyze circuit reliability from eight circuis of ISCAS’85 benchmark. The results provided by this thesis shows an impact on the logic gates susceptibility when considering the design of these gates. Based on the results, the Mean Time Between Failures (MTBF) of the circuit reliability obtained by the generated matrices shown a considerable reduction. For both libraries, the generated matrices produced a reduction of 49% on the MTBF generated by the reliability evaluation when considering these matrices.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-18T13:31:19Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-21T22:57:53Z (GMT) No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-12-21T22:57:53Z (GMT). No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015-01-29 Sem bolsa A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos. Currently, the manufacturing process of integrated circuits allow us to build electronic devices with a very large scale of integration. However, every new advances on new technologies to overcome physical limits brings new challenges for designers. Electronic Design Automation (EDA) tools have been used to help on the circuit design and on the evolution of the physical and logic synthesis. This work is focused on the logic synthesis step, regarding technology mapping methods. Considering the covering step in technology mapping, there are several problems related to data structure and minimization function. Thus, the complexity involved in this step can be a Np-hard problem. This way, there are many heuristics for to solve this covering problem. Among the heuristics of literature the iterative methods has been highlighted. So, this work proposed an evaluation of the iterative methodology based in Simulated Annealing. The Simulated Annealing (SA) heuristic is commonly used on physical synthesis. However, we could not find any work related to that and technology mapping. Therefore, we propose an evaluation of a new iterative approach for technology mapping that uses the SA technique. It was developed over the FlexMap framework, and several experiments have been made in order to evaluate the impact of some parameters used in the SA heuristic on the quality of the mapped circuit. The experiments were made for two technologies, FPGAs and Quantum Cellular Automata (QCA), aiming the minimization of the number of logical units that have to be used to build the circuit, and the results look promising. In FPGAs, the optimizations were not significant and we have identified that some improvement on certain aspects. On the other hand, the results for QCAs are more expressive, reaching optimization rates of 5,54% when compared to QCA standard cells mapping methods, and rates of 11,38% when compared to other techniques.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-03T02:35:54Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-04T01:47:18Z (GMT) No. of bitstreams: 2 Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-04T01:47:29Z (GMT). No. of bitstreams: 2 Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2013-08-22 Sem bolsa As técnicas e metodologias atuais tem avançado cada vez mais com relação à otimização de circuitos digitais, proporcionando a construção de circuitos integrados mais eficientes, com uma capacidade de integração jamais vista anteriormente. Parte deste avanço se deve a área de síntese lógica aplicada na tecnologia CMOS (Complementary Metal-Oxide Semiconductor). Através da síntese lógica, os projetos digitais podem ser construídos e otimizados de forma mais eficiente, atendendo os requisitos necessários para serem empregados na concepção dos mais diversos circuitos integrados. A tecnologia CMOS é a tecnologia atual de implementação dos circuitos integrados largamente fabricados nos dias de hoje, tendo como componente elementar o transistor, o qual atua como uma chave e é empregado na construção das diferentes portas lógicas que compõem o circuito. Entretanto, diversos trabalhos encontrados na literatura têm apontado para a necessidade de uma nova tecnologia substituta, visto que limites físicos para a construção dos transistores na tecnologia CMOS inviabilizarão a construção de circuitos integrados futuros. Neste sentido, diversos autores têm estudado e apostado na tecnologia QCA (Quantum Cellular Automata) como uma potencial substituta da tecnologia CMOS. Este trabalho explora a utilização da síntese lógica, especialmente na etapa de mapeamento tecnológico, aplicada a esta nova tecnologia. O objetivo principal do trabalho consiste na realização de uma análise da aplicação dos métodos de mapeamento tecnológico quando aplicados a tecnologia QCA. Resultados obtidos com a ferramenta ABC e com bibliotecas descritas para a tecnologia QCA são apresentados e comparados com trabalhos da literatura. Nowadays, the advanced methodology and techniques to optimize digital circuits are able to deliver more efficient integrated circuits in terms of area, power and delay. Logic synthesis is one of the main responsible that have collaborated for the success of the CMOS (Complementary Metal-Oxide Semiconductor) technology. Using several algorithms and methods dedicated to optimize logic cells and digital circuits, the logic synthesis cans delivery solutions able to meet design requirements. Examples are the technology mapping algorithms, methods and its related EDA (Electronic Design Automation) tools. Currently, the CMOS technology is widely used to implement integrated circuits. The main element behind this technology is the transistor, which is able to act as a switch inside a logic cell. However, several and recent works have pointed to the need for a future and substitute technology, since the transistor is reaching its physical limits. In this sense, some authors have investigated the QCA (Quantum Cellular Automata) technology as a potential alternative to the CMOS. This work explores the use of logic synthesis, especially in the technology mapping step, to investigate if traditional solutions applied to CMOS are able to release good results for QCA circuits.