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Im vorliegenden Beitrag wird eine universelle Decoderarchitektur für einen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt. Anders als bei den in der Literatur häufig beschriebenen Architekturen für strukturierte Codes ist die hier vorgestellte Architektur frei programmierbar, so dass jeder beliebige LDPC Code durch eine Änderung der Initialisierung des Speichers für die Prüfmatrix mit derselben Hardware decodiert werden kann. Die größte Herausforderung beim Entwurf von teilparallelen LDPC Decoder Architekturen liegt im konfliktfreien Datenaustausch zwischen mehreren parallelen Speichern und Berechnungseinheiten, wozu ein Mapping und Scheduling Algorithmus benötigt wird. Der hier vorgestellte Algorithmus stützt sich auf Graphentheorie und findet für jeden beliebigen LDPC Code eine für die Architektur optimale Lösung. Damit sind keine Wartezyklen notwendig und die Parallelität der Architektur wird zu jedem Zeitpunkt voll ausgenutzt.

The paper presents a novel method of evaluating the square root function in FPGA. The method uses a linear approximation subsystem with a reduced size of a look-up table. The reduction in the size of the lookup table is twofold. Firstly, a simple linear approximation subsystem uses the lookup table only for the node points. Secondly, a concept of a variable step look-up table is introduced, where the node points are not uniformly spaced, but the spacing is determined by how close to the linear function the approximated function is. The proposed method of evaluating nonlinear function and specifically the square root function is practical for word lengths of up to 24 bits. The evaluation is performed in one clock cycle.

Binary multiplication continues to be one of the essential arithmetic operations in digital circuits. Even though field-programmable gate arrays (FPGAs) are becoming more and more powerful these days, the vendors cannot avoid implementing multiplications with high word-lengths using embedded blocks instead of configurable logic. But on the other hand, the circuit's efficiency decreases if the provided word-length of the hard-wired multipliers exceeds the precision requirements of the algorithm mapped into the FPGA. Thus it is beneficial to use multiplier blocks with configurable word-length, optimized for area, speed and power dissipation, e.g. regarding digital signal processing (DSP) applications. In this contribution, we present different approaches and structures for the realization of a multiplication with variable precision and perform an objective comparison. This includes one approach based on a modified Baugh and Wooley algorithm and three structures using Booth's arithmetic operand recoding with different array structures. All modules have the option to compute signed two's complement fix-point numbers either as an individual computing unit or interconnected to a superior array. Therefore, a high throughput at low precision through parallelism, or a high precision through concatenation can be achieved.

Um bei der Implementierung von digitalen Signalverarbeitungsalgorithmen den Hardwareaufwand zu mini-mieren, kann die Wortbreite der einzelnen Berechnungen optimiert werden. Dabei müssen die entstehenden Quantisierungsfehler berücksichtigt werden. In linear zeitinvarianten Systemen (LTI) können die Quantisierungfehler in Abhängigkeit der statistischen Werte der Eingangssignale ermittelt werden. In vielen Algorithmen der digitalen Signalverarbeitung werden zusätzlich zu linearen Funktionen nichtlineare Funktionen verwendet. Dieser Beitrag befasst sich mit den Besonderheiten der Quantisierung bei Verwendung von nichtlinearen Funktionen. Dabei wird erläutert, welche Eigenschaften der Quantisierungsfehler am Eingang einer nichtlinearen Funktion haben sollte, um durch die Funktion die Verschlechterung des Signal-zu-Rauschleistungsverhältnis (SNR) zu minimieren. Weiter wird der Fehler, der durch die Quantisierung nach einer nichtlinearen Funktion entsteht, am Beispiel der Multiplikation untersucht.

The importance of reconfigurable hardware is increasing steadily. For example, the primary approach of using adaptive systems based on programmable gate arrays and configurable routing resources has gone mainstream and high-performance programmable logic devices are rivaling traditional application-specific hardwired integrated circuits. Also, the idea of moving from the 2-D domain into a 3-D design which stacks several active layers above each other is gaining momentum in research and industry, to cope with the demand for smaller devices with a higher scale of integration. However, optimized arithmetic blocks in course-grain reconfigurable arrays as well as field-programmable architectures still play an important role. In countless digital systems and signal processing applications, the multiplication is one of the critical challenges, where in many cases a trade-off between area usage and data throughput has to be made. But the a priori choice of word-length and number representation can also be replaced by a dynamic choice at run-time, in order to improve flexibility, area efficiency and the level of parallelism in computation. In this contribution, we look at an adaptive computing system called 3-D-SoftChip to point out what parameters are crucial to implement flexible multiplier blocks into optimized elements for accelerated processing. The 3-D-SoftChip architecture uses a novel approach to 3-dimensional integration based on flip-chip bonding with indium bumps. The modular construction, the introduction of interfaces to realize the exchange of intermediate data, and the reconfigurable sign handling approach will be explained, as well as a beneficial way to handle and distribute the numerous required control signals.

This work presents a system to increase the yield of a novel 3-D chip integration technology. A built-in self-test and a routing system have been developed to identify and avoid faults on vertical connections between different stacked chips. The 3-D technology is based on stacking several active CMOS-ICs, which have through-substrate electrical contacts to communicate with each other. The expected defects of these vias are shorts and resistances that are too high. The test and routing system is designed to analyze an arbitrary number of connections. The result ist used to gain information about the reliability of the new 3-D processing and to increase its yield. The circuits have been developed in 0.13 μm technology, one chip has been fabricated and tested, another one is in production.

Im Hinblick auf Flexibilität und Effizienz beim modernen Schaltungsentwurf lohnt es sich oft, arithmetische Basiseinheiten mit passend gewählter fixer Wortlänge so zu erweitern, daß sich in Zusammenschaltung mit anderen Elementen eine übergeordnete Funktionalität mit erweiterter Bitbreite erreichen läßt. In diesem Beitrag soll die Multiplikation als konkretes Anwendungsbeispiel herangezogen werden. Dabei liegt das Hauptaugenmerk darauf, wie mit geringem Aufwand aus einer grundlegenden starren Struktur ein dynamisch rekonfigurierbarer Multiplizierer hervorgehen kann, der sowohl für vorzeichenlose als auch vorzeichenbehaftete Zahlen in den wichtigsten Zahldarstellungen geeignet ist. Die Vorgehensweise basiert auf dem Einsatz von Multiplexern auf Bitebene.

Bei der Realisierung digitaler Schaltungen mit einem ASIC oder FPGA kann die Wortbreite der Berechnungen frei gewählt werden. Um die Fläche bzw. die benötigte Hardware zu minimieren, wird versucht, die Berechnungen mit minimaler Wortbreite zu implementieren. Dabei muss jedoch das Quantisierungsrauschen, das durch das Beschränken der Wortbreite entsteht, berücksichtigt werden. Häufig wird hierzu eine worst-case Abschätzung des Fehlers gemacht oder mit Simulationen die benötigte Wortbreite bestimmt. Der vorliegende Beitrag betrachtet die Auswirkungen der Quantisierung analytisch. Dabei wird von gleichverteilten Eingangssignalen ausgegangen. Es wird das Quantisierungsrauschen in Abhängigkeit von der Eingangs- und Ausgangswortbreite bei der Multiplikation und beim Skalarprodukt betrachtet. Die Untersuchungen wurden für Runden und für Abschneiden analytisch durchgeführt und durch Simulation bestätigt.

In der vorliegenden Arbeit wird eine Built-In Self-Test Schaltung (BIST) vorgestellt, welche die vertikalen Inter-Chip-Verbindungen in einer neuartigen 3D Schaltungstechnologie auf ihre Funktionalität zur Datenübertragung überprüft. Die 3D Technologie beruht auf der Stapelung mehrerer aktiver Silizium-CMOS-ICs, welche durch das Siliziumsubstrat hindurch vertikal miteinander elektrisch verbunden sind. Bei diesen Vias sind die zu erwartenden Defekte hochohmige Verbindungen und Kurzschlüsse. Die entwickelte Testschaltung ermöglicht es, beliebige Konstellationen von vertikalen Verbindungen auf Fehler zu untersuchen, und das Ergebnis entweder zur Analyse der 3D Technologie auszulesen oder innerhalb des Chipstapels zu verwenden, um defekte Vias zu umgehen. Die Schaltung wurde in einer 0,13μm Technologie entworfen und simuliert. Ein Testchip ist momentan in Produktion.

Complex integrated systems contain more and more on-chip components which exchange data and access memories via buses. To consider parasitic effects on bus structures during the early design phase appropriate models and wiring methods must be available. A RC-Pi model is proposed to model the load of a bus driver cell that also considers capacitive coupling between the signal lines. On the basis of simple estimations it is shown under what conditions the influence of inductance on the bus is negligible. Furthermore a method to consider inductive effects is shown. An early consideration of parasitic effects on global interconnect structures and an assertion which effects have to be considered is mandatory to effectively estimate the behavior of wires. Hence it also helps to avoid wrong assumptions.

Petri-Netze eignen sich aufgrund der direkten Darstellbarkeit von Nebenläufigkeiten und leistungsfähiger Analyseverfahren zur Beschreibung von komplexen Kontrollabläufen. Die hier vorgestellte PNDU (Petri Net Decision Unit) ist ein programmierbarer Hardware- Interpreter für Kontrollalgorithmen, die durch Petri-Netze beschrieben werden. Die Petri-Netze werden kodiert in einem Speicher abgelegt und unter Einbeziehung der Eingangssignale und interner Zustände nach einem festgelegten Algorithmus abgearbeitet. Der implizite Wartezustand der PNDU motiviert in Hinblick auf den Einsatz in eingebetteten, batteriebetriebenen Geräten eine asynchrone Realisierung. Die PNDU wurde mit VHDL als synchrone und vergleichend dazu als selbstgetaktete Schaltung entworfen.

In modernen CMOS-Technologien werden die Verzögerungszeit, die Ausgangsflankensteilheit und der Querstrom eines Gatters sowohl durch die Lastkapazität als auch durch die Steilheit des Eingangssignals beeinflusst. Die heute verwendeten Technologiebibliotheken beinhalten Tabellenmodelle mit 25 oder mehr Stützpunkten dieser Abhängigkeiten, woraus durch Interpolation die benötigten Zwischenwerte berechnet werden. Bisherige Versuche, analytische Modelle abzuleiten beruhten darauf, den Querstrom zu vernachlässigen oder Transistorströme als stückweise linear anzunähern. Der hier gezeigte Ansatz beruht auf einer näherungsweisen Lösung der Differentialgleichung, die aus den beiden Transistorströmen und einer Lastkapazität besteht und damit das Schaltverhalten eines Inverters beschreibt. Mit wenigen Technologieparametern können daraus für einen beliebig dimensionierten Inverter die für eine Timing- und Verlustleistungsanalyse notwendigen Größen berechnet werden. Das Modell erreicht bei einem Vergleich zu Referenzwerten aus SPICE Simulationen eine Genauigkeit von typischerweise 5%.In modern CMOS-technologies the gate delay, output transition time and the short-circuit current depend on the capacitive load as well as on the input transition time. Today’s technology libraries use table models with 25 or more samples for these dependencies. Intermediate values have to be calculated through interpolation. Attempts to derive analytical models are based on neglecting the short-circuit current or approximating it by piecewise linear functions. The approach shown in this paper provides an approximate solution for the differential equation describing the dynamic behavor of an inverter circuit. It includes the influence of both transistor currents and a single load capacitance. The required values for timing and power analysis can be calculated with a small set of technology parameters for an arbitrary designed inverter. Compared to reference values extracted from SPICE simulations, the model achieves a typical precision of 5%.

Für die schnelle Datenübertragung zwischen einzelnen IC’s auf einer Leiterplatte kann der “IEEE-Standard für LVDS (Low Voltage Differential Signals)" verwendet werden. Um die Anforderungen, die dieser Standard an die Empfängerschaltungen stellt, erfüllen zu können, sind spezielle Schaltungen nötig, die mit einem sehr kleinen Differenzsignal am Eingang und einem stark variierenden Arbeitspunkt betrieben werden können. Es werden verschiedene Schaltungen, die diese Bedingungen erfüllen, vorgestellt und durch Simulation miteinander verglichen. Die beiden erfolgversprechendsten Schaltungen wurden auf der Basis eines Full Custom Layouts in einer CMOS-Technologie realisiert und vermessen.