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Los trabajos para el desarrollo de un sistema artificial que aporte al mejoramiento de disfunciones del Tracto Urinario Inferior (LUT-Lower Urinary Tract) fundamentados en un marco formal y que emplea sistemas multiagentes para el modelado del sistema neurorregulador y diseños particulares se inscriben en los esfuerzos de aplicar soluciones de hardware como tendencia a desarrollar dispositivos implantables en humanos. Para ello, ha sido necesario diseñar y construir herramientas de software representativas de un modelo teórico-matemático con funcionalidades para simular el comportamiento del tracto urinario inferior y, al mismo tiempo, diseñar prototipos de centros neurorreguladores que se alojen en hardware reconfigurable (FPGA, Field Programmable Gate Array) en una especie de plataforma híbrida para la experimentación sobre diferentes soluciones y arquitecturas candidatas. Esta investigación parte de un modelo teórico-matemático, que conlleva a un simulador en software, al diseño de componentes particulares que implementan funciones de determinados centros neurorreguladores en hardware reconfigurable y que conduce a la necesidad de desarrollar por la vía de la integración una plataforma híbrida software-hardware. En este trabajo se expone una aproximación que diseña e implementa el proceso de integración y que se constituye en una solución imprescindible en este contexto. The work for the development of an artificial system that contributes to the improvement of lower urinary tract dysfunctions (LUT-Lower Urinary Tract) based on a formal framework and that uses multiagent systems for the modeling of the neuroregulatory system and particular designs are part of the efforts to apply hardware solutions as a tendency to develop implantable devices in humans. For this, it has been necessary to design and build software tools representative of a theoretical-mathematical model with functionalities to simulate the behavior of the lower urinary tract and, at the same time, design prototypes of neuroregulatory centers that are housed in reconfigurable hardware (FPGA-Field Programmable Gate Array) in a kind of hybrid platform for experimentation on different solutions and candidate architectures. This research is based on a theoretical-mathematical model, which involves a software simulator, the design of particular components that implement functions of certain neuroregulatory centers in reconfigurable hardware and that leads to the need to develop a hybrid platform through integration. software-hardware. This paper presents an approach that designs and implements the integration process and constitutes an essential solution in this context.

El presente TFG se engloba dentro de la temática de los sistemas electrónicos reconfigurables. Partiendo de una placa de evaluación ZedBoard, se ha planteado como principal objetivo dotar a esta tarjeta de una conectividad inalámbrica (WiFi). A lo largo de este trabajo se explicarán detalladamente todas las fases de diseño, tanto hardware como software, necesarias para la puesta en marcha de un módulo de comunicaciones WiLink8. Para llevar a cabo dicho diseño, se emplearán las herramientas incluidas en Xilinx Vivado Design Suite así como el software PetaLinux SDK. De forma adicional y para comprobar las distintas opciones disponibles, se empleará un módulo WiFi ESP8266 que permite una comunicación inalámbrica más sencilla a cambio de unas prestaciones más modestas. En el desarrollo de este trabajo, se realizarán distintas aplicaciones que hagan uso de las diferentes capacidades de comunicación inalámbrica. De esta manera, se podrá establecer una conexión con una red ya configurada o generar nuestra propia subred inalámbrica en la cual conectar múltiples nodos reconfigurables como el desarrollado. Todo lo anterior se ha probado con varias placas ZedBoard, comparando las velocidades alcanzadas en las comunicaciones y la viabilidad del diseño para una posterior implementación o despliegue en una aplicación real., The main aim of this project is to use a ZedBoard evaluation board as environment to provide wireless communications (WiFi). In order to set up a WiLink8 communication module there are some design stages that are necessary to bring all the pieces together, as well as specific hardware and software that will be thoroughly explained along this work. Xilinx Vivado Design Tools and PetaLinux SDK software platform will be the main arms to implement the design. In addition to the main design, another system will be deployed using an ESP8266 WiFi module that will allow to establish a simpler wireless communication keeping a reasonable performance. This work will involve various applications and ways of using wireless communications, such as establishing a connection with an already created network or setting up a wireless subnet to connect more reconfigurable boards. Several tests have been run with ZedBoard devices, comparing connection speeds and thinking about the possibilities of including this kind of system in a finished application ready to work., Grado en Ingeniería en Tecnologías de Telecomunicación

Generalmente el Hardware reconfigurable se asocia a las FPGAs. Los dispositivos reconfigurables en sentido estricto deben soportar la reconfiguración sin la necesidad de reprogramar los dispositivos. Los autómatas celulares están constituidos por una colección muy densa de celdas reconfigurables, donde cada una realiza una operación simple pero en conjunto pueden ejecutar operaciones complejas. Los autómatas evolucionados a diferencia de los evolutivos se reconfiguran con base en reglas que son fruto de un proceso evolutivo externo al autómata en sí mismo, la Maquina Genética puede implementarse sobre un procesadoro sobre un PC como es el caso de este Proyecto, en el que se implementó un autómata en dos capas una para operaciones lineales y la otra para no lineales. La máquina Genética por conveniencia práctica, se diseñó sobre una aplicación de filtrado de imágenes y permite evolucionar las reglas que se reconfiguran en el autómata implementado sobre la FPGA. Generally, the reconfigurable hardware is associated with FPGAs. Strictly speaking reconfigurable devices must support the reconfiguration without the need to reprogram the devices. Cellular automata are made of a very dense collection of reconfigurable cells, where each performs a simple but together can execute complex operations. Automata evolved, unlike evolutionary reconfigured based on rules that are the result of an evolutionary process external to the controller itself, the machine can be implemented on Genetics processor or on a PC as in the case of this project, in wherein a controller is implemented in two layers for linear operations and the other for non-linear. The machine Genetics for practical convenience was designed on an image filtering application and can evolve rules that are reconfigured in the controller implemented on the FPGA. Magíster en Ingeniería Electrónica Maestría

Si bien las computadoras son cada vez más rápidas, las necesidades de cálculo también se hacen cada vez más pesadas y consumen más tiempo y recursos. Existen varias formas de aumentar la velocidad de un computador: procesador más rápido, varios procesadores trabajando en paralelo que se distribuyan tareas, etc. Este artículo describe experiencias realizadas utilizando otra forma de aumentar la velocidad con el uso de circuitos electrónicos dedicados que realicen cierta parte del trabajo y compartan la tarea con el procesador central de una computadora. Esta alternativa hasta hace poco presentaba un costo tan alto que era impensable su utilización en términos generales, pero con la aparición de chips de gran tamaño programables por el usuario (FPGAs), y la posibilidad de reprogramarlos infinitas veces de acuerdo a las necesidades de la aplicación concreta hacen que sea una opción viable. Para poder usar esta tecnología en forma amplia es necesario resolver varias etapas, principalmente el diseño de los circuitos a programar en los chips así como el diseño de las interfaces hardware - software de aplicación. La arquitectura utilizada se basó en una placa reconfigurable funcionando como un coprocesador en conjunto con un PC, y se realizaron bibliotecas hardware para acelerar ciertos cálculos específicos. Los algoritmos probados han sido de redes neuronales, tratamiento de imágenes, y encriptado. Although computers are becoming faster all the time, the need for calculation is also heavier and time consuming. There are various ways to increment the speed of a computer: a faster processor, many processors working in parallel and sharing tasks, and so on. This paper describes experiences where a different approach was used to increase speed, using electronic circuits dedicated to do part of the job and collaborate with the main processor of a computer. This alternative was so expensive until recently that its use was unthinkable in general terms. But when big sized user programmable chips (FPGAs) appeared, together with the possibility of infinite reprogramming according to the needs of the given applications, this became a realistic option. To be able to use this technology widely it is necessary to solve many stages, mainly the design of the circuits to be programmed in the chips as well as the designing of the hardware - software interfaces of application. The architecture that was used was based on a reconfigurable board working as a coprocessor together with a PC, and hardware libraries were implemented to accelerate certain specific calculations. The tested algorithms have been artificial neural networks, image processing and data encryption.

In this work a cutting edge technology in radar signal processing is presented. A new knowledge-based data processing approach is proposed with the objective of improving the performance of the target detection algorithm by adapting the processing algorithms according to changing environment conditions. This involves combining traditional signal processing with real-time exploitation of a priori knowledge of the environment. Since this mix of knowledge-based and traditional signal processing algorithms requires performing a large number of operations to operate in real-time, custom architectures implemented on reconfigurable hardware have been explored as an alternative processing platform. On this context, this thesis proposes an efficient FPGA-based reconfigurable hardware to implement knowledge-based signal processing for a target detection module in radar signal processing. The discussion is centered in the Knowledgebased signal processing design and the hardware implementation of an architecture for environment knowledge acquisition, knowledge base storage, and inference engine that allow selecting the best algorithm and corresponding parameters according to current environment conditions. The selected target detection algorithms are five variants of the CFAR (Constant False Alarm Rate) algorithm. The environment knowledge acquisition is carried out by texture and energy analysis for clutter recognition. The inference engine is implemented as decision tree and production rules to select the best CFAR algorithm and its parameters according to current environment conditions. Experimental results with simulated and real data are presented and discussed. Este trabajo presenta un método alternativo a los reportados previamente en la literatura sobre procesamiento de señales de radar para realizar la detección de blancos inmersos en ruido marítimo, provocado por el reflejo de la onda electromagnética sobre la superficie de las olas. El método presentado es un esquema basado en conocimiento, el cual trabaja en paralelo con la cadena tradicional de procesamiento, con el objetivo de incrementar la probabilidad de detección de blancos pequeños inmersos en ruido no homogéneo. El esquema basado en conocimiento realiza el reconocimiento del entorno marítimo para seleccionar y configurar el algoritmo de detección adecuado a las condiciones del entorno existentes. Este reconocimiento consiste en una clasificación de textura de los ecos de radar para determinar el estado del mar presente de entre 12 niveles, de acuerdo a la escala de Beaufort/Douglas. La clasificación de textura se realiza mediante descriptores de textura de la matriz de co-ocurrencias de niveles de gris y descriptores de energía, con los se construyen modelos basados en reglas y árboles de decisión para realizar la clasificación. Los descriptores calculados sirven como base de hechos para la clasificación de los nuevos datos. La selección y configuración del algoritmo de detección permitirá incrementar su desempeño. Este trabajo presenta también la implementación en hardware del esquema basado en conocimiento, utilizando una implementación de tipo pipeline para asegurar que el esquema completo se ejecute en tiempo real, se destaca la implementación de los módulos de clasificación, la obtención de los descriptores de textura y la implementación de la variante llamada Energy-CFAR paramétrico, la cual surgió como resultado del análisis realizado con los descriptores de textura de energía y que constituye una aportación adicional al método descrito.

[SPA] En esta tesis se proponen un sistema para el reconocimiento de gestos de la mano basado en visión por computador y el diseño de su implementación hardware. El propósito del reconocimiento de gestos es proporcionar a una computadora la capacidad de detectar gestos realizados por una persona. Esta tarea, innata para el ser humano, ha resultado ser compleja y difícil de automatizar. Entre las diferentes aproximaciones al problema, una de las principales líneas de trabajo es el empleo de visión por computador. El desarrollo de las técnicas de procesamiento en visión por computador ha proporcionado herramientas para que sistemas basados en microprocesadores analicen imágenes adquiridas por cámaras e intenten extraer de ellas información que resulte de interés para cualquier aplicación. Analizado desde esta perspectiva, el reconocimiento de los gestos de la mano es un problema de reconocimiento de objetos, campo en el que se distinguen dos niveles: de instancia, cuando se busca un objeto específico, una persona concreta; y de categoría, cuando se pretende reconocer cualquier instancia de un tipo de objeto. Este segundo nivel persigue, definida una colección de categorías de objetos y dada una imagen, determinar si hay algún objeto de una categoría presente en ella. En particular, en esta tesis la categoría es un gesto, definido por una determinada posición y orientación de la mano y por la configuración de los dedos. En este marco, se ha definido una colección de categorías —una biblioteca de gestos— que se pretende reconocer y, con tal objetivo, se ha desarrollado un conjunto de etapas de procesamiento y algoritmos que conforman el sistema de reconocimiento de gestos de la mano. En primer lugar, se pretende separar la mano del resto de la imagen. Para ello, se propone un algoritmo de reconocimiento del color de la piel, basado en modelos construidos en diferentes espacios de color. Desarrollado con el propósito mencionado, puede resultar de interés en cualquiera de las numerosas aplicaciones en las que se lleva a cabo segmentación de imágenes basada en el color de la piel. Una vez segmentada la imagen, se propone detectar la mano y reconocer el gesto identificando sus partes elementales —palma y dedos— por medio de la convolución bidimensional de la imagen segmentada con un conjunto de plantillas definidas con tal fin. A partir del análisis de la información resultante de las convoluciones de estas plantillas con las imágenes de una base de datos de gestos creada con este propósito, se ha construido un modelo para cada uno de los gestos de la biblioteca. En el proceso de desarrollo de las diferentes etapas, la metodología de diseño ha buscado favorecer la modularidad y la escalabilidad suficiente como para posibilitar la actualización de la biblioteca de gestos y la adaptación del funcionamiento global del sistema a diversas aplicaciones. Para proporcionar al usuario una experiencia satisfactoria en el manejo del sistema de reconocimiento es imprescindible que la interacción se realice con la mayor naturalidad. Esto requiere que el usuario perciba que el sistema responde de manera inmediata a sus acciones, lo cual implica que la rapidez de respuesta del sistema sea una prestación clave. Con el propósito de optimizar las prestaciones temporales de la ejecución de los algoritmos de procesamiento, se han propuesto soluciones para su implementación en hardware reconfigurable. Los dispositivos FPGA son una plataforma muy adecuada para acelerar algoritmos de alta carga computacional. Su estructura interna los hace ideales para explotar el paralelismo a nivel de píxel inherente a los algoritmos de procesamiento de imagen de bajo nivel, también el paralelismo a nivel de instrucción por medio de la segmentación de cauce y, al mismo tiempo, el paralelismo a más alto nivel para ejecutar simultáneamente distintas operaciones. Por todo ello, las FPGA son la plataforma hardware adecuada para la implementación de nuestro sistema. Empleando dispositivos y herramientas de Xilinx R, se ha diseñado, implementado y validado un sistema digital que ejecuta las tareas de procesamiento involucradas en el reconocimiento de los gestos, en el marco de una arquitectura híbrida hardware/software. El criterio de particionado ha sido la escala temporal de las tareas, en la que se distinguen dos niveles: nivel de píxel y nivel de imagen. Para resoluciones y sensores de imagen típicos de sistemas embebidos, los algoritmos que operan con los valores de los píxeles lo hacen en el orden de los nanosegundos. Su dominio propio es el del hardware, donde es posible explotar el paralelismo de las operaciones y la flexibilidad de la arquitectura de las FPGA para lograr procesamiento en tiempo real. Por su parte, las tareas a nivel de imagen, en el orden de los milisegundos, conviene que se ejecuten en software. Dentro del sistema digital diseñado, en esta tesis se desarrollan soluciones para la implementación hardware de las dos tareas a nivel de píxel más relevantes: la segmentación según el color de la piel y la convolución bidimensional. En particular, para la convolución, que es la etapa con mayor carga computacional, se proponen arquitecturas tanto para la realización de las operaciones implicadas en su cálculo como para el almacenamiento temporal de los datos. Los resultados obtenidos en las diferentes campañas de test demuestran tanto la bondad de la solución propuesta al problema planteado como la viabilidad de su implementación por medio de los dispositivos FPGA. [ENG] In this thesis, a system for hand gesture recognition based on computer vision and the design of its hardware implementation are proposed. The purpose of gesture recognition is to provide a computer with the ability to detect gestures made by a person. This task, innate to humans, has proven to be complex and difficult to automate. Among the different approaches to the problem, one of the main lines of work is the use of computer vision. The development of computer vision processing techniques has provided tools for microprocessor–based systems to analyze images acquired by cameras and try to extract from them information of interest for any application. Analyzed from this perspective, hand gesture recognition is an object recognition problem, a field in which two levels can be distinguished: instance level, when looking for a specific object, a specific person; and category level, when trying to recognize any instance of a type of object. This second level aims, when a collection of object categories is defined and given an image, to determine if there is any object of a category present in it. In particular, in this thesis the category is a gesture, defined by a certain position and orientation of the hand and by the configuration of the fingers. In this framework, a collection of categories —a gesture library— that is intended to be recognized has been defined and, with such an objective, a set of processing steps and algorithms that make up the hand gesture recognition system has been developed. First, it is intended to separate the hand from the rest of the image. For this purpose, a skin color recognition algorithm is proposed, based on models built in different color spaces. Developed for the aforementioned purpose, it may be of interest in any of the numerous applications where skin color–based image segmentation is carried out. Once the image is segmented, it is proposed to detect the hand and recognize the gesture by identifying its elementary parts—palm and fingers—by means of two–dimensional convolution of the segmented image with a set of templates defined for that purpose. From the analysis of the information resulting from the convolutions of these templates with the images of a gesture database, a model has been constructed for each of the gestures in the library. In the development process of the different stages, the design methodology has sought to favor modularity and scalability sufficient to enable the updating of the gesture library and the adaptation of the overall functioning of the system to different applications. In order to provide the user with a satisfactory experience in the operation of the recognition system, it is essential that the interaction is carried out as naturally as possible. This requires that the user perceives that the system responds immediately to his or her actions, which implies that the speed of the system’s response is a key performance indicator. In order to optimize the temporal performance of the execution of processing algorithms, solutions based on reconfigurable hardware were explored. FPGA devices are a suitable platform for accelerating computationally intensive algorithms. Their internal structure makes them ideal for exploiting the pixel–level parallelism inherent in low–level image processing algorithms, also instruction–level parallelism through pipeline segmentation and, at the same time, higher–level parallelism for the simultaneous execution of different operations. For all these reasons, FPGAs are the proper hardware platform for the implementation of our system. Using Xilinx R devices and tools, we have designed, implemented, and validated a digital system that executes the processing tasks involved in gesture recognition, in the framework of a hybrid hardware/software architecture. The partitioning criterion has been the time scale of the tasks, in which two levels are distinguished: pixel level and image level. For resolutions and image sensors typical of embedded systems, the algorithms that operate on pixel values do so on the order of nanoseconds. Their home domain is hardware, where it is possible to exploit the parallelism of operations and the flexibility of the FPGA architecture to achieve real–time processing. On the other hand, image–level tasks, in the order of milliseconds, should be executed in software. Within the designed digital system, this thesis develops solutions for the hardware implementation of the two most relevant pixel–level tasks: skin color segmentation and two– dimensional convolution. In particular, for convolution, which is the most computationally intensive step, architectures are proposed both for the performance of the operations involved in its computation and for the temporal storage of the data. The results obtained in the different test campaigns demonstrate both the goodness of the proposed solution to the computer vision problem and the feasibility of its implementation by means of FPGA devices. Escuela Internacional de Doctorado de la Universidad Politécnica de Cartagena Universidad Politécnica de Cartagena Programa Doctorado en Tecnologías Industriales

La velocidad en el avance de la tecnología permite la aplicación de nuevas técnicas a más campos requi- riendo personas con amplios conocimientos del funcionamiento de los sistemas y su funcionamiento. La aparición de los SoC’s permite flexibilizar los sistemas para adaptarlos a la gran mayoría de aplicaciones, uniendo las ventajas de los sistemas basados en hardware reconfigurable con los recursos de un sistema ASIC. Para el manejo de esta complejidad de recursos es aconsejable la integración de los recursos hardware disponibles bajo un sistema operativo embebido, optimizado para los mismos. Se requiere por lo tanto un acceso desde el nivel del sistema operativo al hardware para el control de periféricos y módulos generados, para esta tarea se utilizan los device drivers. Un device driver es un software de bajo nivel que permite conectar el kernel del usuario con el nivel hardware. Una vez el sistema es capaz de acceder al hardware a través de los device drivers, requiere la posibilidad de ejecutar aplicaciones de alto nivel, que permitan al sistema conseguir los recursos requeridos en las especificaciones del sistema. La flexibilidad que se consigue en el sistema con la integración del hardware reconfigurable, el sistema operativo, los device drivers y las aplicaciones de alto nivel los hace muy útiles en prototipado e investigación. Este proyecto se ha centrado en la generación e integración de un sistema completo. Incluyendo la generación de la base hardware que se requiere utilizar, en la que se integra un periférico hardware de procesado de datos. Un sistema operativo embebido basado en Linux optimizado para el hardware utilizado que permite la gestión de las comunicaciones y recursos disponibles para el control del sistema. La generación de los device drivers necesarios para el control de los periféricos hardware específicos desde el espacio de kernel del sistema operativo. Por último, la creación de una aplicación de alto nivel que permite la ejecución de un algoritmo de localización a partir de trilateración hiperbólica a partir del procesado hardware de las señales de ultrasonidos recibidas desde una baliza de posición conocida., The speed in the advancement of technology allows the application of new techniques to more fields requiring people with extensive knowledge of the operation of systems and their operation. The appearance of the SoC’s allows flexibility of the systems to adapt them to the vast majority of applications, joining the advantages of hardware-based systems reconfigurable with the resources of an ASIC system. For the management of this complexity of resources it is advisable to integrate the hardware resources available under an embedded operating system, optimized for same. Therefore, access from the operating system level to the hardware for the control of peripherals and modules generated, for this task they are used the device drivers. A device driver is a low level software that allows you to connect the user’s kernel with the hardware level. Once the system is able to access the hardware through the device drivers, it requires the possibility of executing high-level applications that allow the system to achieve resources required in the system specifications. The flexibility that is achieved in the system with the reconfigurable hardware integration, the operating system, the devices High-level drivers and applications make them very useful in prototyping and research. This project has focused on the generation and integration of a complete system. Including the gene- ration of the hardware base that is required to be used, in which a Peripheral data processing hardware. An embedded Linux-based operating system optimized for the hardware used that allows communications management and resources available for system control. The generation of device drivers necessary for the control of specific hardware peripherals from the space of operating system kernel. Finally, the creation of a high level application that allows the execution of a location algorithm from hyperbolic trilateration from the hardware processing of the ultrasound signals received from a radio beacon of known position., Máster Universitario en Ingeniería de Telecomunicación (M125)

7 p. La creciente necesidad de descentralizar la atención médica a pacientes a nivel nacional, ha favorecido que, con apoyo gubernamental en Colombia, a través del Ministerio de Tecnologías de la Información y las Telecomunicaciones (MinTICs), se haya propiciado el desarrollo de un sistema de telemonitorizacion de parámetros fisiológicos para el cuidado en casa de pacientes con enfermedades crónicas, durante el proceso transporte o con problemas de accesibilidad geográfica. En el presente artículo se exponen las tecnologías implementadas y el proceso de caracterización de un sistema electrónico encargado de realizar monitoreo remoto mediante el envío de datos de parámetros fisiológicos usando redes móviles y visualización Web a través de internet. Estas tecnologías incluyen la decodificación de tramas de datos usando hardware reconfigurable, la utilización de redes móviles, y el empaquetamiento de datos sobre el protocolo TCP/IP (Websocket). The growing need to decentralize healthcare to patients nationwide, encouraged by government support in Colombia through the Ministry of Information Technology and Telecommunications, has led to the development of a system for the telemonitorization of physiological parameters for home care of patients with chronic diseases, during patient transportation, or for those with geographic accessibility problems. This article exposes the technologies and characterization process of an electronic system responsible for performing remote monitoring by sending data of physiological parameters using mobile networks via the Internet and a Web visualization platform. Such technologies include reconfigurable hardware to decode data frames, the use of mobile networks, and packaging of data on TCP/IP protocol (WebSocket). Bucaramanga

In spite of the increasing success of reconfigurable hardware, the dynamic reconfiguration can introduce important overheads, both in terms of energy consumption and time, especially when configurations are fetched from an external memory. In order to address this problem, this article presents a configuration memory hierarchy including two on-chip memory modules with different access time and energy consumption features. In addition, we have developed two configuration mapping algorithms that take advantage of these memories to reduce the system energy consumption, while increasing its performance. The first algorithm has been optimized for systems with reduced dynamic behavior, hence it optimizes the system for each given set of tasks. The second algorithm targets dynamic systems where the active tasks change unpredictably. Thus, its objective is also to decrease the pressure on the on-chip memories to reduce capacity conflicts. The presented results will demonstrate that, with the proper management, our configuration memory hierarchy leads to an energy consumption reduction up to 81% with respect to fetching the configurations from the external memory, while keeping the system performance very close to the ideal upperbound one.

En este trabajo se estudia la síntesis de alto nivel como metodología de diseño, para la implementación de algoritmos computacionalmente exigentes en plataformas de hardware reconfigurable (p.ej. FPGA). Para ello, se han elegido dos algoritmos extensamente documentados: el método de Jacobi para el cálculo de autovalores y autovectores; y el algoritmo CORDIC como elemento de cálculo del primero. El objetivo principal, es implementar ambos algoritmos utilizando la herramienta Vivado HLS de Xilinx y comparar los resultados con los obtenidos mediante diseños equivalentes, uno codificado en VHDL y otro realizado mediante Xilinx System Generator (XSG)., In this work we explore the use of High Level Synthesis (HLS) techniques, for the implementation of computationally expensive algorithms in reconfigurable hardware platforms like FPGA. For this task, two well known algorithms are used: the Jacobi method for eigenvalue and eigenvector calculation, and the CORDIC algorithm as main computational element. The main goal is to implement both algorithms using the Vivado HLS tool from Xilinx and to compare them with equivalent designs developed using RTL methodologies (hand-coded VHDL and Xilinx System Generator)., Grado en Ingeniería en Electrónica y Automática Industrial

En los últimos 20 años, la tecnología ha evolucionado muy rápidamente, siendo ésta parte de nuestro día a día. Actualmente, tanto los ordenadores como los dispositivos móviles disponen de una capacidad de procesamiento elevada, gracias al uso de procesadores empotrados. Estos tipos de dispositivos se pueden encontrar en una gran variedad de productos que abarcan desde los dispositivos anteriormente mencionados, hasta reproductores multimedia, televisores o cámaras, incluyendo grandes sistemas implantados en aviones y automóviles. Para todas estas aplicaciones los sistemas empotrados necesitan ofrecer una gran eficiencia en la relación entre la potencia de cómputo y el consumo eléctrico. Para este tipo de sistemas, es común el uso de FPGAs como sistemas de estudio de arquitecturas. El motivo es su reducido coste y la enorme flexibilidad que ofrece el hardware reconfigurable. Típicamente una FPGA destina parte de sus recursos a la implementación de bloques o módulos hardware para el procesamiento de señales. Sin embargo, la parte de control se suele ejecutar mediante software en la propia FPGA. El modo de conseguirlo es implementar un procesador simple en la FPGA, denominado soft-processor y programarlo. En este proyecto, se tratará de conseguir una plataforma de trabajo con el mejor rendimiento estimado, y la mejor relación rendimiento/consumo amén de otras características como la utilización de la FPGA. Esto se realizará mediante el análisis y desarrollo de distintos benchmarks (pruebas de rendimiento) para diversas arquitecturas. Para finalizar se validará la solución encontrada a través del estudio anterior con procesadores empotrados comerciales de potencia similar. ____________________________________________________________________________________________________________________________ In the past 20 years, technology has evolved rapidly, and it became part of our daily life. Currently, both computers and mobile devices have a high processing capability by means of embedded processors. These devices can be found in a wide variety of products, ranging from the aforementioned devices, to media players, TVs and cameras, including large systems implemented in aircraft and automobiles. For all these applications, embedded systems need to provide high efficiency and good ratios between computing performance and power consumption. For such systems, it is common to use FPGAs as a test platform for evaluating different system architectures. The reason is its low cost and enormous flexibility offered by reconfigurable hardware. FPGAs typically devote part of their resources to the implementation of hardware blocks or modules for signal processing. However, the control part is usually performed by FPGA’s own software. The way to achieve this is to implement a single processor in the FPGA, called soft-processor and program it. In this project, we will try to develop and analyze a FPGA-based test platform with the best estimated performance and the best performance/consumption ratio. Additionally, we evaluate other features such as the use facility. This will be done through the development, evaluation and analysis of different benchmarks for various architectures. Finally, the obtained results will be compared against other commercial embedded processors of similar power. Ingeniería Informática

Las Cell Matrix son una arquitectura para el diseño de hardware reconfigurable sin súper estructuras, esta característica diferencia a las Cell Matrix de una FPGA, por lo tanto, presenta un mejor comportamiento en el procesamiento en paralelo. El problema con las Cell Matrix es la configuración inicial de sus células, porque esta arquitectura usa 384 ciclos de máquina solo para configurar una célula en el extremo de una Cell Matrix de dimensiones 3x3 usando el modelo PIG (Grilla de Procesamiento Integrado) en su estructura. Esta investigación propone un modelo novedoso en la construcción de la Cell Matrix, el cual contiene las mismas características del modelo PIG, con otro modo de funcionamiento denominado programación general , para reducir el número de ciclos de máquina para la programación inicial de una Cell Matrix de NxM. The Cell Matrix is architecture to make reconfigurable hardware without super structures, this characteristic difference the Cell Matrix from a FPGA, and thus havea betterparallel processing. The problem with the Cell Matrix is the initial configuration of their cells, because this architecture uses 384 machine cycles to configure only a cell in the extreme of a Cell Matrix of dimension 3x3 using a PIG (Programmable Integrated Grind) model in their structure. This investigation proposes a novel model of cell to construct the Cell Matrix containing the same characteristic of the PIG model, with another mode of use denominated general programing , to reduce the machine cycles for the initial programing in a Cell Matrix of NxM dimensions. Magíster en Ingeniería Electrónica Maestría

El Hardware Evolutivo es un esquema de diseño automático de sistemas hardware inspirado en la naturaleza. Los circuitos son codificados como cromosomas de un algoritmo evolutivo, son posteriormente cargados a hardware reconfigurable y evaluados para obtener su aptitud o fitness, según la cual son clasificados. Como campo de investigación es relativamente reciente, pues nació a principios de los noventa, siendo ya en 1993 cuando se publicaron las primeras investigaciones sobre la materia. Surgió de la conjunción de dos campos claramente diferenciados, por una parte, de la aplicación de las teorías darwinistas provenientes del estudio de la propia Naturaleza en la informática mediante los algoritmos genéticos, y por otra, del desarrollo del hardware reconfigurable para fines comerciales, principalmente mediante dispositivos tales como las FPGA (Field Programmable Gate Array). Éstos son, básicamente, chips VLSI (Very Large Scale of Integration) que contienen una gran cantidad de lógica reconfigurable y programable por el usuario. Mediante este trabajo de investigación se ha querido principalmente desarrollar un sistema funcional a través del uso de estas técnicas y teorías. Partiendo de las ideas de otros autores duchos en la materia, ya que el sistema se basa en VRCs (Virtual Reconfigurable Circuit), esta investigación trata el desarrollo y la implementación un sistema secuencial usual como es un reconocedor de patrones. Como característica fundamental, cabe destacar que se trata de un diseño evolutivo, por lo que es el propio sistema el que busca una implementación válida. Ésta búsqueda se realiza a partir de una serie de restricciones y una arquitectura base impuestas de antemano. El sistema es lo suficientemente claro como para que se trate de un primer paso en la materia, pero al mismo tiempo novedoso y vanguardista pues hasta ahora la mayoría de los desarrollos publicados han sido sistemas combinacionales. La metodología de desarrollo llevada a cabo ha estado siempre guiada por la generalidad, es por ello que nos hayamos decantado por un co-diseño HW-SW. Por una parte, su núcleo esta formado por una serie de módulos hardware que se ejecutan a gran velocidad, aspecto necesario en este tipo de sistemas. Por otra parte, el poder programar a cierto nivel de abstracción nos ha permitido desarrollar el corazón de la evolución en lenguaje C, fácilmente intercambiable y/o modificable sin perder prestaciones, pues es ejecutado en un soft-core de alto rendimiento como es el MicroBlaze de Xilinx. [ASBTRACT] Evolvable hardware is a circuit automatic design scheme inspired directly by Nature. Circuits are coded as chromosomes of a genetic algorithm which are afterwards uploaded to a reconfigurable logic device and thus assessed in order to obtain its fitness value, by means of which they are classified. It is considered a quite recent researching field, since it was born in the early nineties, and actually the first related publications date of 1993. The field emerged when some authors combined two clearly different ideas, one coming from genetic algorithms, considered as the application in computing of the Darwinist laws, and the other by the striking development of the reconfigurable hardware for commercial purposes, above all by means of FPGAs (Field Programmable Gate Array). These devices are, basically, VLSI chips (Very Large Scale of Integration) that are made of a huge amount of logic ready to be programmed and reconfigured by the developer. The goal of this research is a hands-on study of the field by the development of a fully functional system, always bearing in mind the use of these techniques and theories. Starting off from the ideas of other experienced authors, the system we have developed is based in VRCs (Virtual Reconfigurable Circuit), and it has the functionality of an usual pattern recognizer. As a main feature, it has to be pointed out that it is an evolvable design, i.e. it looks for a valid implementation by itself. This process is carried out assuming a set of constraints and a reconfigurable architecture prepared in advance. The system is clear enough to be considered as a first step in the field, but likewise original and state-of-the-art since up to now almost all systems developed by these techniques have been combinational. Throughout the research, we have always been focused towards generality and thus, the decision was to choose a Hw-Sw co-design. On the one hand, its core is based on a series of hardware modules which are rapidly executed, a necessary characteristic in this sort of systems. On the other hand, the fact of being able to program at high level allowed us to perform the main part of the evolution in a powerful language as C. That entails an ease in the modifications and improvements, and the avoidance of loosing much performance since this code is executed in a highperformance soft-core as Xilinx MicroBlaze.

En este artículo se realiza una breve revisión de los conceptos de códigos turbo producto, con el propósito de diseñar una alternativa basada en el alto grado de paralelismo disponible en los dispositivos de hardware reconfigurables, como es el caso de los FPGA, usando estos dispositivos de arreglos de compuertas programables por campo; para el diseño de módulos funcionales de dichos codificadores. Los módulos seleccionados han sido descriptos en lenguaje descriptor de hardware, sintetizados y simulados; usando la herramienta de diseño Xilinx ISE 9.2i, con la cual se realizó la programación de los componentes, y se establecen las conclusiones en función de las alternativas planteadas. This paper present a review of the concepts turbo product codes, with the aim of designing an alternative based on the high degree of parallelism available in the reconfigurable hardware devices such as the FPGA, using these devices arrangements composed by field programmable; for designing functional modules such encoders. The selected modules have been described in language descriptor hardware, synthesized and simulated, using the design tool Xilinx ISE 9.2i, which was conducted with the programming of components, and sets out the findings on the basis of the alternatives raised.

Bio-FPGA: una plataforma computacional masivamente paralela y fuertemente bioinspirada implementada en hardware reconfigurable. (Parra Plaza, Jaime Alberto) Resumen En la búsqueda de arquitecturas que exploten el procesamiento concurrente, los sistemas bioinspirados son una propuesta interesante. Sin embargo, existe en ellos un componente secuencial que impide el paralelismo real. Por otra parte, los sistemas multiprocesador se enfrentan a problemas como la sincronización, los recursos compartidos y la coherencia de la información. Este artículo describe un modelo computacional inteligente, inspirado en el sistema citoplasmático, que implica un paralelismo explícito y que elimina las dificultades mencionadas al excluirlas del modelo. Con miras a evaluar su viabilidad, una implementación en una FPGA ha sido diseñada. Bio-FPGA: a massively parallel, strongly bioinspired platform implemented in reconfigurable hardware.(Parra Plaza, Jaime Alberto) Abstract In searching architectures for exploiting concurrent processing, bioinspired systems are an interesting approach. However, there exists in them a sequential component that restrains true parallelism. On the other hand, multiprocessor systems face problems such as synchronization, shared resources, and information coherence. This paper describes an intelligent computational model, inspired in the cytoplasmic system, that implies an explicit parallelism and that eliminates the aforementioned difficulties by excluding them form the model. In order to evaluate its viability, an implementation in an FPGA has been designed. Ponencia publicada en: Memorias del Congreso Latinoamericano de Computación de Alto Rendimiento (CLCAR) Santa Marta, Colombia 13 al 18 de agosto 2007. J.C. Jaime y G. Díaz (editores), Publicaciones Univ. Industrial de Santander, Bucaramanga, Colombia (2007). jparra@puj.edu.co; japarra@univalle.edu.co Nivel analítico

Esta Tesis investiga la sincronización de frecuencia para sistemas OFDM, multiestándar OFDM y multiusuario OFDMA. El objetivo de esta Tesis es la de proponer esquemas de sincronización con menor coste computacional que los métodos ya existentes para facilitar su implementación en dispositivos reconfigurables, como son las FPGAs. Por ello, además, se presenta un estudio y una propuesta de metodología usando herramientas de prototipado rápido que sirven para acelerar el proceso de implementación de un sistema DSP. En primer lugar se estudian los efectos de los errores de sincronización de frecuencia sobre las prestaciones de un sistema OFDM y se investigan los diferentes métodos de sincronización, proponiéndose nuevos métodos que reducen la carga computacional sin reducir prestaciones, e incluso, mejorándolas. Para ello se dividen los métodos en captura y seguimiento y estos a su vez se aplican a sistemas de comunicaciones basadas en paquetes, como 802.11g/n ó 802.16d, sistemas basados en transmisión continua, como DVB-T y en sistemas donde se espera gran movilidad, cómo LTE. A continuación, se propone una solución integrada para la sincronización de frecuencia de un sistema multiestándar. Para ello se proponen algoritmos que permitan la reutilización de sus bloques. De esta manera se facilitará una implementación con bajo número de recur- sos. En esta Tesis se propone un seguimiento de frecuencia en un sistema multiestándar que incluya las siguientes tecnologías: 802.11g, 802.16d, DVB-T/H y LTE. La última propuesta algorítmica de esta Tesis se centra en la sincronización en sistemas multiusuario OFDMA para el estándar 802.16e. Aunque existen métodos que obtienen buenas prestaciones, éstos requieren tal cantidad de operaciones que su implementación en una FPGA (la arquitectura destino considerada en esta Tesis) es prácticamente imposible, teniendo además en cuenta que la sincronización es sólo un subsistema de un sistema mucho más grande. En esta Tesis se ha propuesto un método iterativo en el que la estimación y la corrección se realizan de la forma menos costosa posible, algorítmicamente hablando. Este método puede, además, funcionar en todos las posibles modos del 802.16e. Tras el estudio algorítmico de la etapa de sincronización de frecuencia en OFDM y OFDMA, se presenta una metodología de implementación basada en herramientas de prototipado rápido y se explican los pasos a realizar cuando se construye un subsistema de comunicaciones inalámbricas. Se ha elegido esta metodología por ser habitual en el desarrollo de prototipos y porque permite realizar diseños y obtener resultados en un tiempo reducido. Para ello se ha implementado la captura de un CFO para el estándar 802.16d. Este es un ejemplo sencillo pero muy necesario en la sincronización de frecuencia que facilita el mostrar la metodología empleada. ABSTRACT This Thesis focuses on the frequency synchronization problem in OFDM, multistandard OFDM and OFDMA systems. The aim of this Thesis is to propose new synchronization schemes with a reduced computation complexity compared with previous methods from the literature in order to facilitate the implementation in hardware. In particular, implementations targeting reconfigurable hardware (FPGAs). Therefore, methodologies based on rapid prototyping tools that reduce the time and effort required to implement a DSP system are also analyzed and compared. First, the effects of a carrier frequency offset (CFO) are studied and shown. This CFO reduces the performance of the system. Therefore, a comparison of previous and new frequency synchronization methods is performed. The schemes proposed in this Thesis reduce the complexity of the algorithm with no performance penalty. In some cases, they even improve the performance. Acquisition and tracking schemes are evaluated. They are analyzed in terms of packet-based standards, as 802.11g/n or 802.16d, and continuous, as DVB-T, or mobile, as LTE. As a result, an integrated solution for frequency synchronization in a multistandard system is proposed. This system implements the following technologies: 802.11n, 802.16d, LTE, and DVB-T/H. The main goal in this case is that the basic algorithm structure is shared between the different OFDM-based standards, allowing for both, efficient implementations and efficient use of resources on a common baseband processing platform. The last algorithmic proposal in this Thesis focuses in frequency synchronization for multiuser OFDMA systems, as in the 802.16e standard. Although there are methods in the literature that achieve good theoretical performance, they require a very large amount of computations so their FPGA implementation becomes unfeasible. Besides, frequency synchronization is just a subsystem within a transceptor. In this Thesis, an iterative scheme where the estimation and correction of the frequency offsets are performed with a reduced number of computations is proposed. This can be used for all the modes proposed in the 802.16e standard. Once the algorithmic issues of the frequency synchronization problem in OFDM and OFDMA systems have been solved, an implementation methodology using rapid prototyping tools is presented and evaluated. The necessary steps for implementing a wireless communication system with these tools are explained. This implementation methodology has been selected because it is commonly used for system prototyping and it allows to obtain implementation results in short times. In particular, a CFO estimator for the 802.16d standard is implemented. This is a simple but very necessary frequency synchronization that facilitates the comprehension of the design methodology used.