Modelización hardware de la jerarquía de memoria en un multiprocesador

El problema de la Coherencia de Cache es uno de los retos principales en el diseño de nuevas arquitecturas y microprocesadores. Así mismo, es uno de los mayores obstáculos en el proceso de aprendizaje de los estudiantes de Ingeniería Informática. Para formar a los estudiantes y que puedan comprender los distintos protocolos de coherencia se usan simulaciones de distintas arquitecturas y sistemas. En la Facultad de Informática de Barcelona se simula un multiprocesador con distintas jerarquías de memoria, donde cada cual usa protocolos y arquitecturas progresivamente más cercanas a las usadas actualmente. Este proyecto continua la progresión de los estudios y sustituye la escritura inmediata de las caches por escritura retardada, se introducen conexiones punto a punto y una memoria principal con directorio. There are only two hard things in Computer Science: cache invalidation and naming things. -- Phil Karlton
The Cache Coherence problem is one of the main challenges in the design of new architectures and microprocessors. Likewise, it is one of the biggest hurdles in the learning process of Computer Engineering students. Simulations of different architectures and systems are used to train students to understand the different coherence protocols. At the Faculty of Informatics of Barcelona, a multiprocessor is simulated with different memory hierarchies, where each one uses protocols and architectures progressively closer to those currently used. This project continues the progression of the studies. It replaces the write-through writing policy of the caches with write-back, introducing point-to-point connections and a main memory with a directory. There are only two hard things in Computer Science: cache invalidation and naming things. -- Phil Karlton