Advanced Timing for High-Performance Design and Security of Digital Circuits

To deal with process variations at advanced technology nodes, post-silicon clock tuning is explored to adjust the timing properties of chips after manufacturing to improve circuit performance. Additionally, the interdependency of setup time and hold time of flip-flops is investigated to balance delays across combinational stages. The traditional timing paradigm is further improved by a new timing model considering combinational and sequential components as delay units. This concept is also applied in hardware security to counter circuit counterfeiting.
Um Prozessschwankungen entgegenzuwirken, wird in dieser Arbeit Post-Silizium-Tuning erforscht, um die Laufzeit-Eigenschaften von Chips nach Herstellung anzupassen. Zusätzlich wird die gegenseitige Abhängigkeit der Setup- und Haltezeit von Flip-Flops untersucht, um die Verzögerungen zwischen kombinatorischen Stufen auszugleichen. Weiterhin werden die Leistung der Schaltungen und die Sicherheit der Netzlisten mit einer Technik verbessert, indem sowohl kombinatorische als auch sequenzielle Gatter als Verzögerungselemente berücksichtigt werden.