Implementation of different architectures for scalable matrix-by-matrix multiplication in VHDL

Bu tezde, elementleri kompleks sayılar olan değişken boyutlu matrikslerin çarpım hesaplamalarıyla ilgili iki farklı mimari tanıtılmakta, tartışılmakta ve FPGA üzerindeki uygulamaları anlatılmaktadır. İlk olarak, etkin kaynak kullanımı amacıyla seri matriks çarpıcı mimarisi üretilmiştir. Daha sonra, performans ve kaynak kullanımı dengesini ölçmek amacıyla yarı-paralel matriks çarpıcı mimarisi üretilmiştir. Tezde bu iki mimarinin foksiyonları anlatılmış, birbirlerine göre üstünlük ve eksiklikleri karşılaştırılmıştır. Bu çalışmada bahsi geçen mimarilerin VDHL ile uygulamaları, analizleri ve kaynak kullanım, hız ve verimlilik parametrelerinin karşılaştırılması hedef alınmıştır. Sonuçlar, tartışılan iki mimarinin de 16-bit herhangi boyutlu iki matriks çarpımı için kullanılan cihazın sağlayabileceği maximum frekansa yakın bir frekansta çalışabildiğini göstermiştir. In this thesis, two designs with different architectures are presented and discussed in detail for scalable matrix-by-matrix multiplication on FPGAs where the elements of matrices are complex numbers. Firstly, serial matrix multiplier is implemented to have a resource efficient design. Secondly, semi-parallel matrix multiplier is created for resource-performance balanced implementation. The basic functionality of designs are explained and benefits and disadvantages are discussed. This work mainly aims at the practical implementation of both designs in VHDL as well as their analysis and comparison of resource usage, speed and efficiency. The results reached have shown that both designs are capable of running nearly at the maximum frequency of the DSP blocks that our targeted device can deliver, for 16-bit any sized input matrices. 57