Développement et fabrication de transistors couches minces verticaux en technologie silicium polycristallin basse température

This work deals with the development of vertical thin film transistors (VTFTs) via the fabrication processes and the analysis of the electrical characteristics. The low-temperature (T ≤ 600°C) polycrystalline silicon technology is adopted in the fabrication processes. The first step of the work consists in the fabrication and characterization of VTFTs obtained by rotating the lateral thin film transistors (LTFTs) 90°. The feasibility of VTFTs fabrication is validated with an ION/IOFF ratio of about 10³, and it is analyzed that the large overlapping area between source and drain leads to a large off-current IOFF. The second step of the work lies in the partial suppression of the large overlapping area, and therefore, an ION/IOFF ratio of almost 10⁵ is obtained. The third step of the work deals with the proposal of a new VTFT structure that absolutely eliminates the overlapping area. Different improvements have been made on this new VTFT structure, especially by optimization of the following parameters: the active layer thickness, type and thickness of the barrier layer, and the geometric dimension. The optimized transistor highlights an ION/IOFF ratio of higher than 10⁵ with a reduced off-current IOFF, high stability and good reproducibility. P and N-type VTFTs have also been fabricated and showed symmetrical electrical characteristics; they are thus suitable for CMOS-like VTFT applications.; Ce travail porte sur le développement de transistors en couches minces verticaux (VTFTs), du procédé de fabrication à l'analyse des caractéristiques électriques. Les transistors sont réalisés à partir de silicium polycristallin déposé et cristallisé en utilisant une technologie basse température (T ≤ 600°C). La première étape de ce travail consiste à la fabrication et la caractérisation de VTFTs obtenus par rotation de 90° des transistors à couches minces latéraux (LTFTs). La faisabilité technologique de VTFTs est alors validée, et un rapport ION/IOFF d'environ 10³ est obtenu. L'analyse des résultats de caractérisation électrique a mis en évidence que ce fort courant à l'état bloquant IOFF est principalement dû à la grande zone de recouvrement entre source et drain. La deuxième étape du travail réside dans la suppression partielle de cette zone de recouvrement qui aboutit à un rapport ION/IOFF proche de 10⁵. Dans la troisième partie de ce travail, une nouvelle architecture de transistors verticaux est proposée, qui élimine totalement la zone de recouvrement. Les effets de différents paramètres sont étudiés, notamment l'influence de l'épaisseur de la couche active, de la couche d'isolation, et de la dimension géométrique. Les transistors optimisés mettent en évidence un rapport ION/IOFF supérieur à 10⁵ avec une réduction du courant à l'état bloquant, une grande stabilité et une bonne reproductibilité du procédé technologique. Des transistors verticaux de type P et N ont également été réalisés. Ils ont montré des caractéristiques électriques symétriques, qui les rendent utilisables dans des applications similaires à la technologie CMOS.