Search

2019 yılında ortaya çıkan çip krizi ile çip üretimine artan talep üssel oranda artmaya devam etmektedir. Yarı iletken sektörünün önde gelen üreticileri artan bu talep karşısında yeni altyapı yatırımları ile mevcut sistemlerinin verimini artırmak için adımlar atmaktadır. Bu adımlar arasında araştırma enstitüleri ile ortak yapılan araştırmalar, bazı veri setlerinin araştırmacılara açık hale getirilmesi gibi çalışmalar yer almaktadır. Çip üretim süreci oldukça maliyetli ve hata toleransı çok düşük adımlara sahiptir. Bu sebeple üretimin en kritik adımı olan 'Litografi' adımında yapılan wafer kusur analizinin, üretilen her wafer için yapılması gerekmektedir. Bir waferda tespit edilen kusur desenini oluşturan hata kaynakları giderilmedikçe üretime devam edilmemektedir. Bu da wafer kusur desenlerinin oldukça hızlı ve doğru şekilde sınıflandırılıp, sorun giderici önlemlerin en kısa sürede alınmasını gerektirir. Bu çalışmada çip sektörünün en yüksek hacimli üreticisi TSMC firmasının, MIRLAB iş birliğiyle araştırmacılara açık hale getirdiği WM-811K isimli gerçek çip üretim şartlarından elde edilmiş wafer veri seti kullanılarak, wafer kusur desenini sınıflandıran bir evrişimli sinir ağı modeli geliştirilmiştir. Çip üretiminin maliyetli ve yüksek teknolojik altyapı gerektirdiği göz önünde bulundurulduğunda, araştırmacılara açık hale getirilen bu veri setinin değeri daha iyi anlaşılabilir. Bu sayede yapılan araştırmalar tekrarlanabilir, karşılaştırılabilir ve daha şeffaf hale gelmiştir. Tabi bu durumdan en çok yine çip üreticileri yararlanacaktır. Elde edilen evrişimli sinir ağı modeli, genel olarak 94% doğruluk göstermiş ve bir uzman mühendisin 5 sn'de yaptığı sınıflandırma işlemini 0.0015sn'de yaparak bir günde yaklaşık 8 saatlik bir iş gücünü tasarruf ettirebilecektir. Önerilen yöntem, literatürde WM-811K veri setini kullanarak geliştirilen diğer makine öğrenmesi algoritmaları ile karşılaştırılmış ve sınıflandırdığı 8 farklı wafer deseni kategorisinden 3'ünde literatüre kıyasla daha yüksek doğruluk göstermiştir. Diğer 5 wafer deseni kategorisinde de literatüre kıyasla ortalamanın üzerinde bir performans göstermiştir. With the chip crisis that emerged in 2019, the increasing demand for chip production continues to increase at an exponential rate. The leading manufacturers of the semiconductor industry are taking steps to increase the efficiency of their existing systems with new infrastructure investments in the face of this increasing demand. Among these steps are studies carried out jointly with research institutes, making some datasets available to researchers. The chip manufacturing process is very costly and has very low fault tolerance steps. For this reason, the wafer defect analysis made in the 'Lithography' step, which is the most critical step of production, must be done for each wafer produced. Production is not continued unless a defect pattern detected in a wafer is corrected. This requires very fast and accurate classification of wafer defect patterns and prompt remedial action. In this study, a convolutional neural network model was developed to classify the wafer defect pattern by using the wafer dataset obtained from real chip production conditions named WM-811K, which was made available to researchers by TSMC, the highest volume manufacturer of the chip industry, in cooperation with MIRLAB. Considering that chip production is costly and requires high technological infrastructure, the value of this data set, which has been made available to researchers, can be better understood. In this way, research has become reproducible, comparable and more transparent. Of course, chip manufacturers will benefit the most from this situation. The resulting convolutional neural network model showed 94% accuracy in general, and it can save about 8 hours of work in a day by performing the classification process in 0.0015 seconds, which an expert engineer does in 5 seconds. The proposed method was compared with other machine learning algorithms developed using the WM-811K dataset in the literature and showed higher accuracy in 3 of 8 different wafer pattern categories it classified compared to the literature. It also performed above the average in the other 5 wafer pattern categories compared to the literature