Dissertação (mestrado) - Pontifícia Universidade Católica de Minas Gerais, Programa de Pós-Graduação em Informática Bibliografia: f. 119-123 Resumo: O aumento de desempenho de processadores é um desafio que cresce a cada dia, principalmente com as preocupações relacionadas ao consumo energético dessas arquiteturas. A comunidade industrial e acadêmica tenta aplicar esforços para obter melhorias nas arquiteturas computacionais, com o intuito de remover as limitações existentes, inovando e produzindo outras alternativas. Encarar esse desafio torna-se ainda mais necessário com o crescimento da demanda por desempenho das aplicações e dos dados processados por elas. Para atingir o desempenho computacional demandado por essas aplicações e dados, faz-se necessário buscar alternativas com alto poder de processamento, como, por exemplo, os processadores many-core, que fazem uso de uma rede-em-chip para integrar vários núcleos de processamento e outros componentes, como memórias. Gera-se, então, uma necessidade por métodos de estudos e experimentos dessas tecnologias. Para tanto, pode-se usar a abordagem de exploração do espaço de projeto, com o intuito de explorar várias opções de projeto de arquiteturas de computadores, organizando a pesquisa de opções. Associado à essa abordagem, pode-se usar como alternativa viável métodos de simulação de sistemas completos, possibilitando a criação de modelos de computadores virtuais contemplando todos os componentes de um sistema real, como núcleos de processamento, memórias e sistemas de interconexão, sem custos, e com alta flexibilidade. O presente trabalho apresenta a avaliação de arquiteturas de processadores com redes-em-chip através da simulação de sistemas completos, organizada pela exploração do espaço de projeto. Os resultados mostraram que a exploração de espaço de projeto, associada com simulações de sistemas completos, pode ser utilizada, tanto pela academia quanto pela indústria, no desenvolvimento de novas opções para alto processamento. Foram executadas cinco aplicações com diferentes padrões de comunicação e acesso à memória, em diversas arquiteturas. Essas arquiteturas foram propostas com variações na quantidade de núcleos (16, 32, 64 e 128); no tamanho de memória cache L2 compartilhada e distribuída (64kB, 128kB e 256kB); e, também, na topologia, sendo 12 tipos, dentre eles Mesh, Torus e Cluster. Ao todo, 531 simulações foram conduzidas, a partir dos requisitos e objetivos da exploração do espaço de projeto. Constatou-se que, em alguns casos, não houve escalabilidade das cargas de trabalho quando a quantidade de núcleos foi aumentada para 64, e, em nenhum dos casos, quando aumentada para 128. Foi identificado que o tamanho de memória cache L2 que aparece como melhor alternativa é o de 256kB por núcleo, encontrado em 9 dos melhores casos. Um modelo de topologia de rede-em-chip por agrupamentos (Clusters) foi configurado, surgindo como alternativa para processadores de alto desempenho. Com essa topologia, foi possível obter ganhos de desempenho de até 41,75%, em relação à uma topologia Mesh tradicional. Além disso, com a topologia Cluster, foram verificadas reduções no consumo energético de até 42,21%. Considerando cada aplicação executada, e quantidade de núcleos, dentre os 17 melhores resultados, a topologia Cluster aparece em 11 casos. Abstract: To improve the performance of processors is a challenge that increases every day, especially as far as energy efficiency of these architectures is concerned. The industrial and academic community tries to apply efforts on their researches to obtain improvements in computer architectures, in order to take out the existing limitations, by innovating and producing new alternatives. To face this challenge becomes even more necessary with the demand for application performance and the growth in the data processing. To achieve the computing performance demanded by these applications and data, it is necessary to use processors with high processing power, such as many-core processors, composed by a network-on-chip to integrate multiple processing cores and other components, such as memories. Thus, there is a need for tests and experiments of these technologies. Therefore, the design space exploration approach can be used, so as to explore various design options of computer architectures, organizing the options available. Associated with this approach, the full system simulation, which is a viable alternative method, may be used, enabling the modeling of virtual computers, covering all the components of a real system, such as processing cores, memories and interconnection systems, at no cost and with high flexibility. This present paper aims to evaluate the processor architectures with network-on-chip through the simulation of full systems, organized by the design space exploration. The results showed that the design space exploration associated with the full system simulations, may be used by both academia and industry in the development of new options for high-performance computing. Five applications, with diverse communication and memory access patterns, were executed over different architectures. These architectures were proposed varying in number of cores (16, 32, 64 and 128); in shared and distributed L2 cache memory size (64kB, 128kB and 256kB); and in 12 types of topologies as well, including Mesh, Torus and Cluster. In total, 531 simulations were conducted, considering the requirements and objectives of the design space exploration. In some cases, the workloads did not scale well when the amount of cores was increased to 64, and, in no case, when increased to 128. It was identified that the L2 cache size seems to be the best alternative was 256kB per core, found in nine out of ten of the best cases. A model of network-on-chip topology using clusters has been set up, which is an alternative to high-performance processors. With this topology, it was possible to obtain performance gains up to 41.75%, compared to a traditional Mesh topology. Moreover, with the Cluster topology, up to 42.21% reduction in energy consumption was obtained. Considering each simulated application and the number of cores, the cluster topology appears in 11 cases among the 17 best results.