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Les techniques de fabrication ne permettent plus d’augmenter la densité des composants électrique sans impacter la puissance consommée. Cela pose des défis majeurs pour l’industrie des semi-conducteurs, notamment avec l’essor de l’intelligence artificielle. L’architecture traditionnelle de von Neumann se heurte au goulot d’étranglement de la mémoire, limitant la vitesse de calcul par le transfert incessant de données entre la mémoire et le processeur. Pour surmonter cette limitation, des architectures complémentaires sont nécessaires, notamment le calcul neuromorphique, inspiré du cerveau biologique, où les parties mémoire et calcul ne sont pas physiquement séparées. Les composants ferroélectriques offrent des perspectives prometteuses pour cette application. Parmi ces matériaux, le Hf0.5Zr0.5O2 (HZO) émerge comme un candidat de choix en raison de sa compatibilité avec les technologies CMOS. Ce travail de thèse vise à établir une base pour la réalisation d’un réseau crossbar passif à base de HZO par le biais du procédé damascène. Le chapitre 2 présente l’état de l’art des mémoires ferroélectriques à base de HZO et présente les défis technologiques associés. Le chapitre 3 fait l’inventaire des méthodes de fabrication et de caractérisation utilisée pendant ce projet de recherche. Le chapitre 4 est dédié au développement de la recette de dépôt de HZO et présente comment nous avons réussi à optimiser les propriétés ferroélectriques de la couche mince de HZO. Une analyse des caractérisations électriques et physiques met en lumière les différences de performances entre les dispositifs fabriqués avec des électrodes inférieures en TiN et en W. Les chapitres 5 et 6 sont deux articles. Le premier explore l’impact du procédé de fabrication damascène sur les performances des mémoires ferroélectriques avec une structure de type "crosspoint". L’impact de la réduction de la surface active y est aussi étudié. Le deuxième se concentre sur l’impact de la réduction de l’épaisseur du H, The manufacturing techniques no longer allow increasing the density of electrical components without impacting power consumption. This poses major challenges for the semiconductor industry, particularly with the rise of artifcial intelligence. The traditional von Neumann architecture faces the memory bottleneck, limiting computing speed by the constant data transfer between memory and processor. To overcome this limitation, complementary architectures are needed, including neuromorphic computing, inspired by the biological brain, where memory and computation are not physically separated. Ferroelectric components ofer promising prospects for this application. Among these materials, Hf0.5Zr0.5O2 (HZO) emerges as a prime candidate due to its compatibility with CMOS technologies. This thesis aims to establish a foundation for realizing a passive HZO-based crossbar network through the damascene process. Chapter 2 presents the state-of-theart of HZO-based ferroelectric memories and discusses associated technological challenges. Chapter 3 inventories the fabrication and characterization methods used during this research project. Chapter 4 is dedicated to the development of the HZO deposition recipe and outlines how we successfully optimized the ferroelectric properties of the thin HZO layer. An analysis of electrical and physical characterizations highlights performance differences between devices fabricated with TiN and W bottom electrodes. Chapters 5 and 6 consist of two articles. The frst explores the impact of the damascene fabrication process on the performance of ferroelectric capacitors with a "crosspoint" structure. The efect of reducing the active surface area is also studied. The second focuses on the impact of reducing the thickness of HZO on the performance of crosspoint-type capacitors. These works pave the way for a better understanding of the mechanisms infuencing the performance of ferroelectric components, essential for the development of future

Through silicon vias (TSVs) are microscale, cylindrical, conducting pathways in integrated circuitry to provide very high vertical current densities. Under operation, they may laterally expand due to thermal effects introducing strain in their proximity. To avoid diffusion of metal into the surrounding semiconductor and to electrically insulate them, a sidewall coating of the cavity separates the metal core of the TSV from the semiconductor volume. This coating may however locally induce strain itself throughout the fabrication process and the combination of materials. This strain, as it propagates into the semiconductor, will alter the mobility of charge carriers thus modifying the current-voltage characteristics (e.g., of transistors) in an area with strain that is different from the bulk phase. The region affected by strain and strain gradients is referred to as keep-out-zone (KOZ) as any electronic functions produced in this area should be expected to have properties that depart substantially from those of the bulk. The key parameter to monitor these KOZs is therefore strain, the relative deformation of matter in response to stress. Since these features occur on length scales of only a few microns, conventional techniques to determine strain via lattice parameters such as XRD often fall short as they do not provide spatial resolution. Raman spectroscopy has a long-standing history of monitoring strain in semiconductors. Since this vibrational spectroscopy is sensitive to the shape of the interatomic potential, even a relatively small strain can be detected as a shift of the phonon frequency. The relative sensitivity is approximately 10-3 through the hardware resolution of typical spectrometers and can be pushed to 10-4 through numerical fitting of the Raman peaks. In addition, Raman spectroscopy is contact-free and non-destructive and could in principle provide in operando information on strain in devices. Under confocal, diffraction-limited imaging co, Resumen: Las vias a través de silicio (del inglés through silicon vias - TSV), son vias conductoras cilíndricas de tamaño micrométrico, utilizadas en circuitos integrados para proporcionar densidades de corriente vertical muy altas. Bajo operación, pueden llegar a expandirse lateralmente debido a efectos térmicos, provocando la deformación del material circundante. Como parte de su fabricación, las paredes de las cavidades de silicio creadas a través de un proceso químico de grabado, son recubiertas con materiales aislantes, que separan el material semiconductor del núcleo metálico conductor. La finalidad del recubrimiento es prevenir la difusión del metal al semiconductor, así como aislarlo eléctricamente. Sin embargo, el recubrimiento puede provocar también cierta deformación en el silicio, derivado del proceso de fabricación y de la incompatibilidad, en términos de propiedades térmicas, de los materiales que forman la estructura de TSV. A medida que esta deformación se propaga al semiconductor, alterará la movilidad de los portadores de carga, modificando entonces las características de corriente-voltaje (por ejemplo, de transistores) en el área con deformación. La región que es afectada por la deformación o los gradientes de deformación es conocida como zona prohibida (en inglés keep-out-zone-KOZ), debido a que se espera que las funciones electrónicas producidas en esta área, tengan propiedades substancialmente diferentes a aquellas del material base. El parámetro clave para monitorear la KOZ es la deformación relativa del material en respuesta al esfuerzo. Estas características ocurren en una longitud de solo unos micrómetros, por lo que técnicas convencionales para determinar la deformación a través de parámetros de red, tales como difracción de rayos x, no son suficientes pues no proporcionan una resolución espacial. La espectroscopia Raman tienen una larga historia de monitoreo de la deformación en semiconductores. Pues debido a que este tipo de espectroscop, Les vias traversants en silicium (en anglais Through Silicon Vias - TSV) sont des voies conductrices cylindriques à l'échelle microscopique dans les circuits intégrés pour fournir des densités de courant verticales très élevées. Lors de leur fonctionnement, ils peuvent se dilater latéralement du fait d'effets thermiques introduisant des contraintes mécaniques à leur proximité. Afin d’éviter la diffusion de métal dans le semi-conducteur environnant et pour les isoler électriquement, un revêtement de paroi latérale de la cavité sépare généralement le noyau métallique du TSV du semi-conducteur. Ce revêtement peut cependant induire lui aussi des déformations/contraintes locales à l’interface des matériaux lors du processus de fabrication. Au fur et à mesure que cette déformation se propage dans le semi-conducteur, elle modifie la mobilité des porteurs de charge transformant ainsi les caractéristiques courant-tension par exemple, des transistors dans la zone de contrainte. La région affectée par la déformation et ainsi que les gradients de déformation sont appelés zone interdite (en anglais Keep-Out-Zone - KOZ) étant donné que toutes les fonctions électroniques produites dans cette zone devraient avoir des propriétés qui dépassent largement les tolérances acceptables du matériau massif. Le paramètre clé pour surveiller ces KOZ est donc lié aux paramètres de contraintes, c’est-à-dire la déformation relative de la matière en réponse au stress. Étant donné que ce phénomène se produit sur des échelles de longueur de quelques microns seulement, les techniques conventionnelles pour déterminer les paramètres de contrainte, par exemple via des mesures de paramètres de réseaux par la technique XRD, sont souvent insuffisants car ils ne fournissent pas de résolution spatiale. La spectroscopie Raman a été largement utilisée dans le passé pour déterminer les paramètres de contrainte dans les semi-conducteurs. Étant donné que ce type de spectroscopie vibrationnelle est sensible à la f

Le développement des technologies de mémoires résistives non-volatiles a permis d’explorer de nouvelles approches de calcul plus performantes que celles basées sur l’architecture conventionnelle de von Neumann. Notamment, l’approche de calcul-en-mémoire propose une solution à l’étranglement de von Neumann en poussant l’idée de concevoir une architecture où il n’y a pas de séparation physique entre le processeur et la mémoire. Cette approche repose sur les propriétés uniques des mémoires résistives (mémristors) lorsqu’elles sont agencées en réseaux crossbar, où les fonctions de sommation et de multiplication s’implémentent de manière naturelle. De plus, la compatibilité de ces mémoires pour une intégration avec les technologies CMOS conventionnelles offre des capacités agressives de miniaturisation et d’efficacité énergétique. Pour répondre aux exigences de cette intégration, cette thèse a porté d’abord sur le développement du procédé de dépôt du matériau à commutation de résistance (TiO2). L’influence de la concentration de défauts sur les propriétés optiques, structurales et sur la composition chimique du TiO2 a été évaluée. Par la suite, le matériau à commutation de résistance développé a été utilisé pour la fabrication de mémristors de structure TiN/Al2O3/TiO2-x/Ti/TiN/Al. Le procédé de fabrication utilisé est compatible CMOS et s’est basé sur le procédé damascène pour réduire la rugosité de surface des électrodes afin de minimiser la variabilité entre composants (device-to-device variability). Les caractéristiques électriques des mémristors ont été évaluées en quasi-statique ainsi qu’en utilisant des courtes impulsions de tension pour reproduire les conditions réelles d’opération. Les propriétés de commutation résistive analogique ainsi que les fonctions synaptiques de potentialisation et de dépression à long terme ont été démontré. Les mémristors fabriqués peuvent stocker jusqu’à 3 bits avec une stabilité temporelle satisfaisante. Pour réduire les tensions de f