Search

The trend in the microelectronics industry is towards miniaturisation, from transistors to the integrated circuit package. This constant desire of compactness is certainly motivated by economic reasons, but also by the perspectives to gain in performance, power and ergonomics. In early 90s, 0.8 µm was the transistors gate length at major semiconductor manufacturers. The length has been reduced to 6 nm with a density of integration of 125 million transistors per square millimetre. However, such a transition does not come without consequences, as far as it concerns fracture mechanisms, it is particularly true regarding the low-k dielectrics. This family of materials, although porous and fragile, is essential to ensure the insulation in the circuitry of an increasingly dense Back-End of Line (BEoL), with increasingly fine lithography. Besides, due to its porosity, it also has a hydrophilic behaviour which greatly reduces both its insulation quality and stress strength. For all these reasons, the seal ring, the copper interconnection structure that encircles the chip, was implemented to (i) ensure the mechanical integrity of its interior, containing the electrically active part of the die, and (ii) to protect it from moisture and other chemicals intrusions. Hence the interest of this work to address the thermomechanical stresses and cracking phenomena which are articulated around the BEoL. To do so, various paths revolving around the same line of research, mechanical integrity in microelectronics systems, are proposed. (i) Two ways of evaluating stress fields in active silicon and passive BEoL are investigated: by implementing sensor structures based on the principles of piezoresistance and extensometry respectively. (ii) The Four-Point Bending technique is benchmarked, and readapted to account for the crack length, for cracks advancing is homogeneous (decohesion) and heterogeneous (debonding) thin films structures. (iii) A Finite Elements approach, combined with Cohesive Zone Models under Small-Scale Yielding conditions, is proposed to analyse the influence of the arrangement and plasticity of copper in the interconnections in the resistance to crack advance., La tendance dans l'industrie microélectronique est à la miniaturisation, des transistors au boîtier de circuit intégré. Ce désir constant de compacité est, certes, motivé par des raisons économiques, mais aussi par les perspectives de gain de performance, de puissance et d'ergonomie. Au début des années 1990, la longueur de grille des transistors chez les grands fabricants de semi-conducteurs était de 0,8 µm. Cette longueur a été réduite à 6 nm avec une densité d'intégration de 125 millions de transistors par millimètre carré. Cependant, une telle transition n'est pas sans conséquences, en ce qui concerne les mécanismes de fissuration, ce qui est particulièrement vrai pour les diélectriques ‘’low-k’’. Cette famille de matériaux, bien que poreuse et fragile, est essentielle pour assurer l'isolation dans les circuits d'un Back-End of Line (BEoL) de plus en plus dense, avec une lithographie de plus en plus fine. En outre, en raison de sa porosité, il a également un comportement hydrophile qui réduit considérablement sa qualité d'isolation et sa résistance aux contraintes mécaniques. Pour toutes ces raisons, le ‘’seal ring’’, une structure d'interconnexion en cuivre qui entoure la puce, a été introduit pour (i) assurer l'intégrité mécanique de son périmètre intérieur, contenant la partie électriquement active de la puce, et (ii) pour protéger cette dernière contre l'humidité et l’intrusion de produits chimiques. D'où l'intérêt de ce travail pour traiter les contraintes thermomécaniques et des phénomènes de fissuration qui s'articulent autour du BEoL. Pour ce faire, différentes pistes évoluant autour d'un même axe de recherche, l'intégrité mécanique dans les systèmes de la microélectronique, sont proposées. (i) Deux manières d'évaluer les champs de contraintes dans le silicium actif et le BEoL passif sont étudiées : mise en œuvre de capteurs basés sur les principes de piézorésistance et d'extensométrie respectivement. (ii) La technique de flexion quatre points est étalonnée, et réadaptée pour tenir compte de la longueur des fissures, pour des fissures qui avancent dans des structures à couches minces homogènes (décohésion) et hétérogènes (décollement). (iii) Une approche par éléments finis, combinée à des modèles de zones cohésives dans des conditions de déformation à petite échelle, est proposée pour analyser l'influence de la disposition et de la plasticité du cuivre dans les interconnexions sur la résistance à l'avancée des fissures.

The trend in the microelectronics industry is towards miniaturisation, from transistors to the integrated circuit package. This constant desire of compactness is certainly motivated by economic reasons, but also by the perspectives to gain in performance, power and ergonomics. In early 90s, 0.8 µm was the transistors gate length at major semiconductor manufacturers. The length has been reduced to 6 nm with a density of integration of 125 million transistors per square millimetre. However, such a transition does not come without consequences, as far as it concerns fracture mechanisms, it is particularly true regarding the low-k dielectrics. This family of materials, although porous and fragile, is essential to ensure the insulation in the circuitry of an increasingly dense Back-End of Line (BEoL), with increasingly fine lithography. Besides, due to its porosity, it also has a hydrophilic behaviour which greatly reduces both its insulation quality and stress strength. For all these reasons, the seal ring, the copper interconnection structure that encircles the chip, was implemented to (i) ensure the mechanical integrity of its interior, containing the electrically active part of the die, and (ii) to protect it from moisture and other chemicals intrusions. Hence the interest of this work to address the thermomechanical stresses and cracking phenomena which are articulated around the BEoL. To do so, various paths revolving around the same line of research, mechanical integrity in microelectronics systems, are proposed. (i) Two ways of evaluating stress fields in active silicon and passive BEoL are investigated: by implementing sensor structures based on the principles of piezoresistance and extensometry respectively. (ii) The Four-Point Bending technique is benchmarked, and readapted to account for the crack length, for cracks advancing is homogeneous (decohesion) and heterogeneous (debonding) thin films structures. (iii) A Finite Elements approach, combined with Cohesive Zone Models under Small-Scale Yielding conditions, is proposed to analyse the influence of the arrangement and plasticity of copper in the interconnections in the resistance to crack advance.; La tendance dans l'industrie microélectronique est à la miniaturisation, des transistors au boîtier de circuit intégré. Ce désir constant de compacité est, certes, motivé par des raisons économiques, mais aussi par les perspectives de gain de performance, de puissance et d'ergonomie. Au début des années 1990, la longueur de grille des transistors chez les grands fabricants de semi-conducteurs était de 0,8 µm. Cette longueur a été réduite à 6 nm avec une densité d'intégration de 125 millions de transistors par millimètre carré. Cependant, une telle transition n'est pas sans conséquences, en ce qui concerne les mécanismes de fissuration, ce qui est particulièrement vrai pour les diélectriques ‘’low-k’’. Cette famille de matériaux, bien que poreuse et fragile, est essentielle pour assurer l'isolation dans les circuits d'un Back-End of Line (BEoL) de plus en plus dense, avec une lithographie de plus en plus fine. En outre, en raison de sa porosité, il a également un comportement hydrophile qui réduit considérablement sa qualité d'isolation et sa résistance aux contraintes mécaniques. Pour toutes ces raisons, le ‘’seal ring’’, une structure d'interconnexion en cuivre qui entoure la puce, a été introduit pour (i) assurer l'intégrité mécanique de son périmètre intérieur, contenant la partie électriquement active de la puce, et (ii) pour protéger cette dernière contre l'humidité et l’intrusion de produits chimiques. D'où l'intérêt de ce travail pour traiter les contraintes thermomécaniques et des phénomènes de fissuration qui s'articulent autour du BEoL. Pour ce faire, différentes pistes évoluant autour d'un même axe de recherche, l'intégrité mécanique dans les systèmes de la microélectronique, sont proposées. (i) Deux manières d'évaluer les champs de contraintes dans le silicium actif et le BEoL passif sont étudiées : mise en œuvre de capteurs basés sur les principes de piézorésistance et d'extensométrie respectivement. (ii) La technique de flexion quatre points est étalonnée, et réadaptée pour tenir compte de la longueur des fissures, pour des fissures qui avancent dans des structures à couches minces homogènes (décohésion) et hétérogènes (décollement). (iii) Une approche par éléments finis, combinée à des modèles de zones cohésives dans des conditions de déformation à petite échelle, est proposée pour analyser l'influence de la disposition et de la plasticité du cuivre dans les interconnexions sur la résistance à l'avancée des fissures.