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Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-11-26T13:36:32Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roger_Endrigo_Carvalho_Porto.pdf: 5198897 bytes, checksum: a517ac30b9285b8eb8b7fc5bd1efe655 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-11-26T13:53:46Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roger_Endrigo_Carvalho_Porto.pdf: 5198897 bytes, checksum: a517ac30b9285b8eb8b7fc5bd1efe655 (MD5) Made available in DSpace on 2020-11-26T13:53:46Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roger_Endrigo_Carvalho_Porto.pdf: 5198897 bytes, checksum: a517ac30b9285b8eb8b7fc5bd1efe655 (MD5) Previous issue date: 2020-04-13 Sem bolsa A eficiência energética tornou-se uma preocupação essencial no projeto de arquiteturas em hardware dedicadas a aplicações multimídia, especialmente se o alvo de aplicação for dispositivos móveis, onde o consumo de energia é fator crítico para a vida útil das baterias. Ao mesmo tempo é um grande desafio desenvolver algoritmos e arquiteturas de hardware de baixo consumo/potência mantendo a eficiência de codificação. Nesse contexto, o paradigma chamado computação aproximada é uma abordagem promissora para arquiteturas em hardware com baixo consumo. A computação aproximada toma por base a tolerância a erros de algumas aplicações para realizar simplificações. A partir dessas simplificações, é possível obter uma redução substancial no consumo energético. A codificação de vídeo é um exemplo de aplicação que pode ter seu consumo energético reduzido através da inserção de técnicas de computação aproximada, pois a aplicação de computação aproximada nos algoritmos das etapas de predição geralmente resulta em perdas aceitáveis nos resultados de eficiência de codificação. Levando essas questões em consideração, várias soluções de hardware com baixa dissipação de potência foram desenvolvidas e apresentadas nesta tese: uma arquitetura com foco na predição intraquadro, duas arquiteturas com foco na predição interquadros e um operador aritmético escalável. A arquitetura para cálculo de SAD na predição intraquadro é capaz de processar vídeos UHD 8K a 60 quadros por segundo obtendo redução de 27% na potência dissipada e impactos de 0,28% a 1,72% na eficiência da codificação. A primeira solução aproximada para predição interquadros é uma arquitetura para estimação de movimento com baixa dissipação de potência. Os impactos na eficiência da codificação foram de 0,6% a 2,5%, contrastando com redução na dissipação de potência de 7% a 11,5%. A segunda solução é uma arquitetura completa para estimação de movimento. Como resultado, a arquitetura projetada é capaz de processar vídeos UHD 8K em tempo real a uma taxa de 120 quadros por segundo, alcançando a maior taxa de processamento e a maior eficiência energética entre todos os trabalhos relacionados. Por fim, foi desenvolvido um somador escalável em precisão e energia que pode ser configurado para suportar uma grande variedade de pontos de operação de acordo com as necessidades da aplicação alvo. Energy efficiency has become a primary concern in the design of digital systems for multimedia, especially for mobile devices. At the same time, it is a big challenge to develop energy-aware algorithms and low-power hardware architectures while keeping the trade-off with coding efficiency. In this way, a promising approach for the design of energy-efficient digital systems is a paradigm called approximate computing. This approach explores the error-resiliency or error tolerance of some applications. The error tolerance combined with the limitations of the human vision system improves the efficiency of approximate computing in video coding applications. Video coding is an example of application that can be improved in energy efficiency by inserting approximate computing techniques. The introduction of a limited amount of approximate computing in the prediction steps algorithms often results in acceptable quality loss. With this in mind, several hardware solutions with low power dissipation were developed and presented in this Doctoral Thesis: one architecture aiming intraframe prediction, two architectures aiming interframe prediction and a power-precision scalable adder. The solution for intraframe prediction is an energy-quality scalable SAD unit. This architecture is able to process UHD 8K videos at 60 frames per second with power savings of 27% and a slight coding efficiency loss from 0.28% to 1.72%. The first approximate solution for interframe prediction is an architecture for motion estimation with low power dissipation. This architecture reached power savings from 7% to 11.5%. The impacts on the coding efficiency are negligible: between 0.6% and 2.5%. The second architecture is a complete solution for motion estimation. This solution can process UHD 8K videos in real time at 120 frames per second and have the highest throughput and the best result in terms of energy efficiency among all related works. Finally, a power-precision scalable adder has been developed. This operator is a dynamically configurable imprecise adder, supporting a wide range of applications.

This paper presents the architecture, design, validation, and hardware prototyping of the main architectural blocks of main profile H.264/AVC decoder, namely the blocks: inverse transforms and quantization, intra prediction, motion compensation and deblocking filter, for a main profile H.264/AVC decoder. These architectures were designed to reach high throughputs and to be easily integrated with the other H.264/AVC modules. The architectures, all fully H.264/AVC compliant, were completely described in VHDL and further validated through simulations and FPGA prototyping. They were prototyped using a Digilent XUP V2P board, containing a Virtex-II Pro XC2VP30 Xilinx FPGA. The post place-and-route synthesis results indicate that the designed architectures are able to process 114 million samples per second and, in the worst case, they are able to process 64 HDTV frames (1080x1920) per second, allowing their use in H.264/AVC decoders targeting real time HDTV applications.