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Apresentamos uma adaptação do gato de Schroedinger tanto na forma de um circuito quântico como em sua contraparte analítica, com o objetivo de introduzir a computação quântica no ensino médio.

Submitted by Cláudia de Fátima Moura (claudiaf@ucb.br) on 2019-10-19T16:47:30Z No. of bitstreams: 1 JoãoSoaresdeSouzaNetoTCCGraduacao2019.pdf: 1220425 bytes, checksum: a195d5a008ef2374bf4738f3b7a256ae (MD5) Approved for entry into archive by Sara Ribeiro (sara.ribeiro@ucb.br) on 2019-10-25T14:43:41Z (GMT) No. of bitstreams: 1 JoãoSoaresdeSouzaNetoTCCGraduacao2019.pdf: 1220425 bytes, checksum: a195d5a008ef2374bf4738f3b7a256ae (MD5) Made available in DSpace on 2019-10-25T14:43:41Z (GMT). No. of bitstreams: 1 JoãoSoaresdeSouzaNetoTCCGraduacao2019.pdf: 1220425 bytes, checksum: a195d5a008ef2374bf4738f3b7a256ae (MD5) Previous issue date: 2019-06-19 O presente trabalho teve por objetivo a produção de um manual para ajudar professores a utilizar o jogo Minecraft, como uma base para ensinar alunos o conteúdo de Portas Lógicas e um roteiro experimental. Baseado em revisão bibliográfica sobre o funcionamento do elemento Redstone e como construir diversas Portas Lógicas dentro do ambiente do jogo. Apesar da falta de experimentação prática do material produzido, este serve para demonstrar a possibilidade da produção de outros materiais que aproveitam a maior acessibilidade de dispositivos como computadores e Smartphones onde os alunos jogam. Aproveitando conhecimento prévio que os alunos tenham dos jogos para introduzir o conteúdo a ser estudado. The present work aimed at producing a manual to help teachers use the game Minecraft, as a basis to teach students the content of Logic Gates and an experimental script. Based on a bibliographic review of how the Redstone element works and how to build several Logic Gates within the game environment. Despite the lack of practical experimentation of the material produced, this serves to demonstrate the possibility of producing other materials that take advantage of the greater accessibility of devices such as computers and Smartphones where students play. Taking advantage of previous knowledge that the students have of the games to introduce the content to be studied

Neste trabalho, propõe-se a estrutura do dispositivo de portas lógicas totalmente ópticas baseada em um interferômetro Michelson (MI) composto de amplificador óptico semicondutor (SOA) formando uma estrutura de dispositivos lógicos SOA-MI com grade de Bragg de Fibra (FBG) simetricamente idêntica na saída de cada um de seus braços, para simulação numérica das portas lógicas AND, OR e NOR de dois sinais de entrada binários com diferentes números de bit usando a técnica de modulação de ganho cruzado (XGM) a 10 Gb/s de taxa de bits limita a largura de banda em 10, 20 e 40 GHz usando o software OptiSystem 15.0 da OptiWave Corporation para demonstrar e extrair regras simples de projeto para processamento óptico de alta velocidade e análise de propriedades não lineares induzidas por SOA. Além disso, este trabalho inclui o estudo do efeito da largura de banda e número de bits na potência recebida, taxa de erro mínimo (BER), fator máximo de qualidade (fator-Q), relação sinal-ruído óptico (OSNR) e espectro óptico, que demonstra portas de alta velocidade e desempenho. Executou-se as portas lógicas baseadas em SOA-MI com alguns parâmetros e os resultados podem demonstrar uma estrutura de dispositivos lógicos ópticos de alto desempenho com alta velocidade. In this work, proposes all-optical logic gates device structure based on a Michelson interferometer (MI) composed of semiconductor optical amplifier (SOA) forming a structure of SOA-MI logic devices with symmetrically identical Fiber Bragg Grating (FBG) at the output of each of its arms, for numerical simulation of the all-optical AND, OR and NOR logic gates of two binary input signals with different bit numbers using the cross-gain modulation (XGM) technique at 10 Gb/s bit rate and filter bandwidth at 10, 20 and 40 GHz using OptiSystem 15.0 software by OptiWave Corporation, to demonstrate and extract simple design rules for high-speed optical processing and analysis of non-linear SOA-induced properties. In addition, this work includes the study of the effect of bandwidth and number of bits on received power, minimum bit error rate (BER), maximum quality factor (Q-factor), Optical Signal to Noise Ratio (OSNR) and optical spectrum, which demonstrates high-speed gates and performance. Were run the SOA-MI-based logic gates with some parameters and the results can demonstrate a structure of high-performance optical logic devices with high speed. IFPA - Instituto Federal de Educação, Ciência e Tecnologia do Pará

In this paper, we investigated the operational characteristics of two optical devices, Mach- Zehnder interferometer (MZI) and Sagnac interferometer (NOLM). Numerical simulation studies of ultrashort pulse propagation and simulation are presented in a MZI composed of couplers and photonic crystal fiber, as well as in a NOLM made up of coupler and (conventional) traditional fiber. In the analysis of the devices we investigated the properties of the propagation of light pulses in the form of sólitons as well as the generation of logic gates and logic functions. Based on the nonlinear optics, ultrashort pulses were propagated, lasting 100 fs in the MZI and 10 ps in the NOLM. We first investigated a MZI configuration, where we performed a physical analysis of the device analyzing the transmission, extinction rate, crosstalk and factor compression by placing a nonlinearity profile on one of the arms of the MZI using On-Off switching where high order nonlinear effects (GVD, Self-Steepening, Raman, Coupling Dispersion) were considered in Schrödinger's Generalized Nonlinear Equation. We also investigated the Sagnac interferometer in traditional fiber without using high order effects and using PAM-ASK modulation, instead. The research was carried out through computational numerical simulations using the MatLab based software, using the fourth-order Runge Kutta method in the MZI and the Split-Step in the NOLM. We concluded that the proposed devices can be used to obtain the OR, AND and XOR logic gates. The best logical ports for each type of OR and XOR using FOMELG for the MZI were shown. Also, the logical gates of better quality AND, OR and XOR for the NOLM were presented according to the precision ratio (PR). The results provide support for applications in TDMA systems and fully optical networks. Neste trabalho de Tese, foram investigadas características de operação de dois dispositivos ópticos, o interferômetro de Mach-Zehnder (MZI) e o interferômetro de Sagnac (NOLM). São apresentados estudos de simulação numérica de propagação e chaveamento de pulsos ultracurtos em um MZI constituído de acopladores e fibra de cristal fotônico, como também em um NOLM constituído de acoplador e fibra tradicional (convencional). Na análise dos dispositivos investigamos as propriedades da propagação de pulsos de luz na forma de sólitons como também a geração de portas lógicas e funções lógicas. Baseado na óptica não- linear foram propagados pulsos ultracurtos, de duração de 100 fs no MZI e de 10 ps no NOLM. Investigamos primeiramente uma configuração do MZI onde fizemos uma análise física do dispositivo analisando a transmissão, taxa de extinção, crosstalk e fator de compressão colocando um perfil de não linearidade em um dos braços do MZI utilizando chaveamento On-Off, em que os efeitos não lineares de alta ordem (GVD, Self-Steepening, Raman, Dispersão do Acoplamento) foram considerados na Equação Nonlinear Generalizada de Schrödinger. Em segundo plano investigamos o interferômetro de Sagnac em fibra convencional sem utilizar os efeitos de alta ordem e utilizando modulação PAM-ASK. A investigação foi realizada, através de simulações numéricas computacionais através do software baseado em MatLab, utilizando-se do método de Runge Kutta de quarta ordem no MZI e o Split-Step no NOLM. Encontramos que os dispositivos propostos podem ser utilizados para obter as portas lógicas OU, E e OU-Exclusivo. Para o MZI as melhores portas lógicas para cada tipo de porta OU e OU-Exclusivo utilizando o FOMELG foram mostradas, também para o NOLM foram mostradas as portas lógicas de melhor qualidade E, OU e OU- Exclusivo utilizando a razão de precisão (PR). Os resultados fornecem suporte para aplicações em sistemas TDMA e redes totalmente ópticas.

Este trabalho propõe uma metodologia de projeto para células digitais MOS Current-Mode Logic (MCML) e faz um estudo da utilização destes circuitos, frente à utilização de células CMOS tradicionais. MCML é um estilo lógico desenvolvido para ser utilizado em circuitos de alta frequência e tem como princípio de funcionamento o direcionamento de uma corrente de polarização através de uma rede diferencial. Na metodologia proposta o dimensionamento inicial da célula lógica é obtido a partir do modelo quadrático de transistores e através de simulações SPICE analisa-se o comportamento da célula e se redimensiona a mesma para obter as especificações desejadas. Esta metodologia considera que todos os pares diferencias da rede de pull-down possuem o mesmo dimensionamento. O objetivo através desta metodologia é encontrar a melhor frequência de operação para uma dada robustez da célula digital. Dimensionamos células lógicas MCML de até três entradas para três tecnologias (XFAB XC06, IBM130 e PTM45). Comparamos os resultados da metodologia proposta com o software comercial de otimização de circuitos, Wicked™, o qual obteve uma resposta de atraso 20% melhor no caso da tecnologia XFAB XC06 e 3% no caso do processo IBM130. Através de simulações de osciladores em anel, demonstramos que a topologia MCML apresenta vantagens sobre as células digitais CMOS estáticas, em relação à dissipação de potência quando utilizada em circuitos de alta frequência e caminhos de baixa profundidade lógica. Também demonstramos, através de divisores de frequência, que estes circuitos quando feitos na topologia MCML podem atingir frequências de operação que em geral são o dobro das apresentadas em circuitos CMOS, além do mais atingem este desempenho com uma dissipação de potência menor que circuitos CMOS. A natureza analógica das células MCML as torna susceptíveis às variações de processo. Variações globais são compensadas pelo aumento dos transistores da PDN, já casos de descasamentos, por não terem um método de compensação, acabam por degradar a confiabilidade do circuito. Na avaliação da área ocupada por célula, a topologia MCML mostrou consumir mais área do que a topologia CMOS. This work proposes a simulation-based methodology to design MOS Current-Mode Logic (MCML) gates and addresses the tradeoffs of the MCML versus static CMOS circuits. MCML is a design style developed focusing in a high-speed logic circuit. This logic style works with the principle of steering a constant bias current through a fully differential network of input transistors. The proposed methodology uses the quadratic transistor model to find the first design solution, through SPICE simulations, make decisions and resizes the gate to obtain the required solution. The method considers a uniform sizing of the pull-down network transistors. The target solution is the best propagation delay for a predefined gate noise margin. We design MCML gates for three different process technologies (XFAB XC06, IBM130 and PTM45), considering gates up to three inputs. We compare the solutions of the proposed methodology against commercial optimization software, Wicked™, that considers different sizing for PDN differential pairs. The solutions of the software results in a 20% of improvement, when compared to the proposed methodology, in the worst case input delay for the XFAB XC06 technology, and 3% in IBM130. We demonstrate through ring oscillators simulations that MCML gates are better for high speed and small logic path circuits when compared to the CMOS static gates. Moreover, by using MCML frequency dividers we obtained a maximum working frequency that almost doubles the frequency achieved by CMOS frequency dividers, dissipating less power than static CMOS circuits. We demonstrate through a reliability analysis that the analog behavior of MCML gates makes them susceptible to PVT variations. The global variations are compensated by the bias control circuits and with the increase of the PDN transistor width. This procedure compensates the gain loss of these transistors in a worst case variation. In other hand, this increasing degrades the propagation delay of the gates. The MCML gates reliability is heavily affected by the mismatching effects. The difference of the mirrored bias current and the mismatching of the differential pairs and the PUN degrade the design yield. The results of the layout extracted simulations demonstrate that MCML gates performs a better propagation delay performance over gates that depend on complexes pull-up networks in standard CMOS implementation, as well as multi-stages static CMOS gates. Considering the gate layout implementation we demonstrate that the standard structures of pull-up and bias current mirror present in the gate are prejudicial for the MCML gate area.

Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:17:56Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:18:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Made available in DSpace on 2022-08-26T13:18:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Previous issue date: 2015-01-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Inicialmente, este trabalho apresenta uma análise, apontando o impacto da tecnologia FinFET na geração de redes de transistores durante a etapa de síntese lógica. Essa análise apresenta diversos estudos de casos para demonstrar que uma mudança de paradigma vem sendo introduzida pelos dispositivos double gate, como os transistores independent-gate (IG) FinFET. Além disso, o presente trabalho mostra que essa mudança de paradigma deixa uma lacuna a ser explorada, tendo em vista que os métodos de geração de redes de transistores disponíveis na literatura não são capazes de explorar o potencial que os dispositivos double gate oferecem. Então, neste trabalho são propostos dois métodos alternativos para geração de redes de transistors baseadas em dispositivos IG FinFET. Um dos métodos é baseado em grafos e visa encontrar padrões de arranjos promissores para explorar o potencial dos dispositivos double gate. O segundo método proposto visa realizar defatorações em expressões Booleanas a fim de maximizar o uso dos gates independentes de cada transistor IG FinFET. Os experimentos realizados demonstram que os métodos propostos são capazes de gerar redes de transistors IG FinFET otimizadas, com um baixo custo em tempo de execução. Além disso, os resultados obtidos demonstram que de fato os métodos convencionais de geração de redes de transistors não são a melhor alternative para gerar redes baseadas em dispositivos double gate. Com isso, os resultados reforçam a existência de um novo paradigma introduzido pela tecnologia IG FinFET. Enfim, a análise apresentada neste trabalho dá suporte para o desenvolvimento de novas técnicas de geração de redes de transistors IG FinFET. Firstly, this work presents an analysis pointing the impacts of the FinFET technology in the transistor network generation during the logic synthesis step. This analysis presents some case studies demonstrating that a new paradigm has been introduced by the double-gate devices, like the independent-gate (IG) FinFETs. Moreover, this work demonstrates that this new paradigm introduces a lack to be explored. Since the conventional methods for transistor network generation are not able to explore the potential provided by double-gate devices. Thus, this work proposes two alternative methods for IG FinFET-based transistor network generation. The first one is a graph-based method, which aims to find promising patterns to explore the potential provided by the double-gate devices. The second one aims to defactoring Boolean expression in order to maximize the use of the independent gates of each IG FinFET. The experiments have demonstrated that the proposed methods are able to generate optimized IG FinFET transistor networks, with a low cost in run time. Moreover, the obtained results demonstrate that, in fact, the conventional methods of transistor network generation are not the best alternative to design networks based in double-gate devices. This way, the results reinforce the existence of a new paradigm introduced by the IG FinFET technology. Finally, the analysis presented in this work provides support to design new methods to build transistor networks based in IG FinFETs.

In this paper we present a numerical study of the Sagnac interferometer based on photonic crystals and optical coupler metamaterial. In the simulation of the interferometer effects of light propagation were analyzed, considering the dispersion of the group velocity (GVD) and third order (TOD), intrapulse Raman scattering, self-slope (self-steepening) and self-modulation phase in the generalized non-linear Schrödinger equation. The first time the study was conducted for four power division ratio of factors incident in one of the device ports and three dimensions for the device ring length. To characterize the system performance, were analyzed the transmission curves, extinction ratio, crosstalk and compression factor of the transmitted pulse. In the second moment, the performance of the non-linear switching was observed for obtaining gate under Pulse Amplitude Modulation (PAM). Exciting the two device input ports with logical levels "0" and "1", observing their behavior in one of the device outputs. Initially, the modulation is varied adjustment parameter (| ε |), obtaining only the logical OR gate. And in a second application, the fixed modulation parameter remained and was varied the phase of the input ports 0 to 2π rad, lying type logic gate OR, AND and XOR. The characteristics of a metamaterial guide that has the real part of electrical permittivity and magnetic permeability negatives were also studied. This metamaterial guide is coupled to a conventional guide, observing the transmission characteristics and critical power of this type of coupler and compared with a conventional coupler. For this analysis we used a decreasing automodulation profile linearly with five minimum, observing a hysteresis behavior. Neste trabalho foi realizado um estudo numérico do interferômetro de Sagnac baseado em cristais fotônicos e de acoplador óptico de metamaterial. Na simulação do interferômetro foram analisados os efeitos da propagação da luz, considerando-se a dispersão de velocidade de grupo (GVD) e de terceira ordem (TOD), espalhamento Raman intrapulso, auto-inclinação (Self-steepening) e auto-modulação de fase na equação não linear de Schrödinger generalizada. No primeiro momento foi realizado o estudo para quatro fatores de razão de divisão da potência incidente em uma das portas do dispositivo e três dimensões para o comprimento do anel do dispositivo. Para caracterizar o desempenho do sistema, foram analisadas as curvas de transmissão, taxa de extinção, crosstalk e fator de compressão do pulso transmitido. No segundo momento, foi verificada a performance do chaveamento não-linear para obtenção de porta lógica sob Modulação por Amplitude de Pulsos (PAM). Excitando-se as duas portas de entrada do dispositivo com níveis lógicos "0" e "1", observando o seu comportamento em uma das saídas do dispositivo. Inicialmente, variou-se o parâmetro de ajuste da modulação (|ε|), obtendo-se apenas a porta lógica OR. E, em uma segunda aplicação, manteve-se o parâmetro da modulação fixa e variou-se a fase de uma das portas de entrada, de 0 a 2π rad, encontrando-se portas lógicas do tipo OR, AND e XOR. Também foram estudadas as características de um guia metamaterial que possui a parte real da permissividade elétrica e da permeabilidade magnética negativas. Esse guia metamaterial é acoplado com um guia convencional, observando-se as características de transmissão e potência crítica desse tipo de acoplador e, comparando-se com um acoplador convencional. Para essa análise foi utilizado um perfil de automodulação decrescente linearmente com cinco valores mínimo, observando-se um comportamento de histerese.

Os avanços tecnológicos em circuitos integrados tem como foco principal a redução da dimensão dos transistores. No entanto, esta redução traz consequências indesejáveis, como o possível aumento no número de falhas. Neste contexto, este trabalho tem por objetivo analisar o comportamento de um tipo de falha permanente que ocorre em transistores MOS chamada de Stuck-On. Esta falha se caracteriza por manter um transistor sempre conduzindo, e sua principal característica para detecção é que o consumo de potência de um circuito tende a ser muito maior. Em nanotecnologias, a potência total sofre ainda com o aumento do consumo estático das novas tecnologias. Isso torna relevante avaliar o comportamento de portas lógicas em tecnologias nanométricas na presença de falhas Stuck-On. Para isso, foi adotado um conjunto de portas lógicas em tecnologia CMOS, injetando falhas únicas Stuck-On nos circuitos e avaliando os efeitos da falha no consumo de potência. Além disso, este trabalho investiga o impacto de inserir técnicas de tolerância a falhas para que o circuito continue em funcionamento correto mesmo na presença de falhas. Foi adotada a técnica de TMR nas portas lógicas avaliadas, comprovando a tolerância a falhas individuais e demonstrando o impacto nas características de potência, desempenho e área.

Orientador: Jose Antonio Roversi Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin Resumo: Na presente tese estudamos o processamento de informação quântica no sistema de átomos e cavidades acopladas. Em particular, a comunicação quântica estabelecida entre átomos remotos e a implementação de portas lógicas no sistema de cavidades acopladas. Iniciamos apresentando o sistema de cavidades acopladas, o Hamiltoniano que governa sua evolução, algumas promissoras implementações experimentais e a transferência de um estado de campo arbitrário de um fóton ao longo da cadeia. Incluindo um sistema massivo, propomos um novo protocolo para uma transferência perfeita, determinística e flexível de estados quânticos entre átomos remotos interagindo sucessivamente com o sistema de cavidades acopladas (atuando como quantum bus). Mesmo levando em conta efeitos dissipativos e erros de procedimento obtivemos uma alta fidelidade máxima de transmissão. Por fim, apresentamos uma proposta alternativa para a implementação de um porta R(rotação)- controlada de dois qubits. A proposta está baseada em operações de um qubit e fase geométrica não-convencional em átomos de três níveis idênticos fortemente bombeados por um campo clássico ressonante em cavidades ópticas distantes conectadas por uma fibra óptica. Nossa proposta resulta em um tempo operacional constante e, com um acoplamento qubit-bus ajustável (atomoressonador), pode-se especificar uma rotação R particular no qubit alvo Abstract: In this thesis we study the quantum information processing in the system of atom-coupled cavity. In particular, the quantum communication between remote atoms and the implementation of logic gates in the coupled cavities system. We begin by presenting the system of coupled cavities, the Hamiltonian that governs its evolution, some promising experimental implementations and the transfer of an arbitrary one photon field state along the array. Including a massive system, we propose a new protocol for a perfect, deterministic and flexible quantum state transfer between remote atoms interacting successively with the system of coupled cavities (which act as a quantum bus). Even taking into account dissipative effects and error procedure we obtained a maximum high-fidelity transmission. We also present an alternative proposal for the implementation of a controlled-R gate of two qubits. The proposal is based on single qubit operations and unconventional geometric phases on two identical three-level atoms, strongly driven by a resonant classical field, trapped in distant cavities connected by an optical fiber. Our scheme results in a constant gating time and, with an adjustable qubit-bus coupling (atom-resonator), one can specify a particular rotation R on the target qubit Doutorado Física Doutor em Ciências

Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.

Os recentes avanços experimentados pela tecnologia CMOS tem permitido a fabricação de transistores em dimensões submicrônicas, possibilitando a integração de dezenas de milhões de dispositivos numa única pastilha de silício, os quais podem ser usados na implementação de sistemas eletrônicos muito complexos. Este grande aumento na complexidade dos projetos fez surgir uma demanda por ferramentas de verificação eficientes e sobretudo que incorporassem modelos físicos e computacionais mais adequados. A verificação de timing objetiva determinar se as restrições temporais impostas ao projeto podem ou não ser satisfeitas quando de sua fabricação. Ela pode ser levada a cabo por meio de simulação ou por análise de timing. Apesar da simulação oferecer estimativas mais precisas, ela apresenta a desvantagem de ser dependente de estímulos. Assim, para se assegurar que a situação crítica é considerada, é necessário simularem-se todas as possibilidades de padrões de entrada. Obviamente, isto não é factível para os projetos atuais, dada a alta complexidade que os mesmos apresentam. Para contornar este problema, os projetistas devem lançar mão da análise de timing. A análise de timing é uma abordagem independente de vetor de entrada que modela cada bloco combinacional do circuito como um grafo acíclico direto, o qual é utilizado para estimar o atraso do circuito. As primeiras ferramentas de análise de timing utilizavam apenas a topologia do circuito para estimar o atraso, sendo assim referenciadas como analisadores de timing topológicos. Entretanto, tal aproximação pode resultar em estimativas demasiadamente pessimistas, uma vez que os caminhos mais longos do grafo podem não ser capazes de propagar transições, i.e., podem ser falsos. A análise de timing funcional, por sua vez, considera não apenas a topologia do circuito, mas também as relações temporais e funcionais entre seus elementos. As ferramentas de análise de timing funcional podem diferir por três aspectos: o conjunto de condições necessárias para se declarar um caminho como sensibilizável (i.e., o chamado critério de sensibilização), o número de caminhos simultaneamente tratados e o método usado para determinar se as condições de sensibilização são solúveis ou não. Atualmente, as duas classes de soluções mais eficientes testam simultaneamente a sensibilização de conjuntos inteiros de caminhos: uma baseia-se em técnicas de geração automática de padrões de teste (ATPG) enquanto que a outra transforma o problema de análise de timing em um problema de solvabilidade (SAT). Apesar da análise de timing ter sido exaustivamente estudada nos últimos quinze anos, alguns tópicos específicos não têm recebido a devida atenção. Um tal tópico é a aplicabilidade dos algoritmos de análise de timing funcional para circuitos contendo portas complexas. Este constitui o objeto básico desta tese de doutorado. Além deste objetivo, e como condição sine qua non para o desenvolvimento do trabalho, é apresentado um estudo sistemático e detalhado sobre análise de timing funcional. The recent advances in CMOS technology have allowed for the fabrication of transistors with submicronic dimensions, making possible the integration of tens of millions devices in a single chip that can be used to build very complex electronic systems. Such increase in complexity of designs has originated a need for more efficient verification tools that could incorporate more appropriate physical and computational models. Timing verification targets at determining whether the timing constraints imposed to the design may be satisfied or not. It can be performed by using circuit simulation or by timing analysis. Although simulation tends to furnish the most accurate estimates, it presents the drawback of being stimuli dependent. Hence, in order to ensure that the critical situation is taken into account, one must exercise all possible input patterns. Obviously, this is not possible to accomplish due to the high complexity of current designs. To circumvent this problem, designers must rely on timing analysis. Timing analysis is an input-independent verification approach that models each combinational block of a circuit as a direct acyclic graph, which is used to estimate the critical delay. First timing analysis tools used only the circuit topology information to estimate circuit delay, thus being referred to as topological timing analyzers. However, such method may result in too pessimistic delay estimates, since the longest paths in the graph may not be able to propagate a transition, that is, may be false. Functional timing analysis, in turn, considers not only circuit topology, but also the temporal and functional relations between circuit elements. Functional timing analysis tools may differ by three aspects: the set of sensitization conditions necessary to declare a path as sensitizable (i.e., the so-called path sensitization criterion), the number of paths simultaneously handled and the method used to determine whether sensitization conditions are satisfiable or not. Currently, the two most efficient approaches test the sensitizability of entire sets of paths at a time: one is based on automatic test pattern generation (ATPG) techniques and the other translates the timing analysis problem into a satisfiability (SAT) problem. Although timing analysis has been exhaustively studied in the last fifteen years, some specific topics have not received the required attention yet. One such topic is the applicability of functional timing analysis to circuits containing complex gates. This is the basic concern of this thesis. In addition, and as a necessary step to settle the scenario, a detailed and systematic study on functional timing analysis is also presented.