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[ES] La actual popularidad de la computación en la nube viene motivada por la gran descentralización de la carga computacional que se ha hecho dede los dispositivos personales como ordenadores o dispositivos móviles a grandes supercomputadores o clústeres. Una de las mayores problemáticas que estos sistemas de cómputo en la nube sufren es la falta de memoria principal necesaria para el cómputo. Esto se debe a que la memoria DRAM se ha estancado en su densidad de integración. Para hacer frente a este hecho,existen varias tecnologías que ofrecen ser un reemplazo a DRAM. En particular nos centramos en las memorias no volátiles de acceso aleatorio - o NVRAM - con una mayor escala de integración a cambio de peor latencia de acceso. Con tal de que estas sean un reemplazo válido hay que reducir las latencias en estas por unas similares a las presentes en DRAM. Este TFM se centra en ocultar la alta latencia de estas memorias mediante el diseño de una jerarquía de dos caches a nivel del controlador de memoria. Para ello se realizará un diseño y posterior implementación sobre un sistema simulado con tal de medir la mejora en prestaciones de este diseño., [EN] The current trend for cloud computing is largely due to the transfer of computational load from personal devices such as computers or mobile devices towards supercomputers or clusters. One of the most important issues in these cloud systems is the required high main memory capacities. This is a consequence of DRAM memory hitting a wall on integration density. To overcome this obstacle, there are alternative memory technologies able to replace DRAM. In particular, we focus on non-volatile random access memories - or NVRAM - with a greater integration density but worse access latency. In this context, there is a need to obtain similar performance to DRAM memory in order to NVRAM become a valid alternative. This work focuses on hiding the high latencies of NVRAM memories through the design of a two-level cache hierarchy at the memory controller level. We propose such a design and implement it on a simulated system to measure its impact on performance.

[ES] En la actualidad debido a la descentralización de la computación, la mayoría de los cálculos se realizan en servidores que ejecutan cargas de trabajo pesadas. Usualmente, estos servidores ejecutan aplicaciones que hacen elevado uso de memoria principal. Esto conlleva que las memorias DRAM convencionales no almacenan todos los datos necesarios para la ejecución de estas aplicaciones, siendo así el principal cuello de botella en estos sistemas. Las memorias NVRAM intentan solucionar este problema ofreciendo mayor densidad de almacenamiento de información a coste de latencias de acceso mayores. En este proyecto se implementa un controlador de memoria principal para memorias NVRAM con el objetivo de mejorar las prestaciones de aplicaciones que acceden a este tipo de memorias., [EN] Currently due to the computation decentralization, most of the computing is made on servers who perform heavy workloads. Usually, these servers run applications which make high use of main memory. This fact makes conventional DRAM memories unable to store all data needed in order to run these applications, making them the main bottleneck on those systems. NVRAM memories try to solve this bottleneck by offering more memory storage density at the cost of higher access latency. In this project a memory controller for NVRAM memories is implemented, with the goal of increasing the performance of applications that access these types of memories., [CA] En l’actualitat a causa de la descentralització de la computació, la majoria dels càlculs es realitzen en servidors que executen càrregues de treball pesades. Usualment, aquests servidors executen aplicacions que fan un ús elevat de memòria principal. Això implica que les memòries DRAM convencionals no emmagatzemen totes les dades necessàries amb tal d’executar aquestes aplicacions, sent açò el principal coll de botella en aquests sistemes. Les memòries NVRAM intenten solucionar aquest problema oferint una major densitat de emmagatzenament d’informació a canvi de major latències d’accés. En aquest projecte s’implementa un controlador de memòria principal per a memòries NVRAM amb l’objectiu de millorar les prestacions d’aplicacions que accedeixen a aquests tipus de memories.

Durante los inicios de la informática el acceso a los datos ha sido el gran cuello de botella a superar, por ello, en un principio surgieron las memorias RAM, pero con el paso del tiempo su arquitectura ha ido evolucionando. Ahora mismo podemos encontrar una nueva generación de memorias que ofrecen un gran número de posibilidades con respecto a las anteriores, las RRAM o ReRAM (memorias resistivas), memorias no volátiles que no pierden su estado tras una desconexión completa del equipo. En este documento se presentará en primer lugar a modo introductorio una evolución de las memorias, en segundo lugar la documentación correspondiente al simulador NVMain, del cual se ha realizado un estudio completo con respecto a los simuladores de memoria que provee, y por último las modificaciones que se realizan sobre el controlador de memoria y las pruebas ejecutadas. Junto con las partes descritas anteriormente, se incluye la planificación, riesgos y demás elementos correspondientes a un documento de tésis. Este trabajo se centra principalmente en el controlador de memoria y la gestión que realiza para lanzar las transacciones., Along the begining of the informatic the access to the data has been the big bottle-neck to overcome, for that reason, the RAM memory appear to minimize this problem but thier architecture has been changing all this time tom improve this data access. Now we can find a new generation of memories that offer a big number of possibilities against the old ones, the RRAM or ReRAM (resistive memories), this kind of memories don’t lose their state after a disconnection of the host. For this reason this memories are non volatile memories. First of all, in this document will be presented the evolution of the memories, secondly, the documentation of the NVMain simulator, which has been completed a full study of the memory controlers that are provided, and the last topics will be the modifications on this memory controlers and the executed tests. Besides the parts described avobe, the planification, the risks and other elements corresponding to a thesis document are included. This thesis is focused in the memory controler and the management that makes to launch the transactions., Departamento de Informática (Arquitectura y Tecnología de Computadores, Ciencias de la Computación e Inteligencia Artificial, Lenguajes y Sistemas Informáticos), Departamento de Electricidad y Electrónica, Máster en Ingeniería Informática

International audience; Current main memory organizations in embedded and mobile application systems are DRAM dominated. The ever-increasing gap between today's processor and memory speeds makes the DRAM subsystem design a major aspect of computer system design. However, the limitations to DRAM scaling and other challenges like refresh provide undesired trade-offs between performance, energy and area to be made by architecture designers. Several emerging NVM options are being explored to at least partly remedy this but today it is very hard to assess the viability of these proposals because the simulations are not fully based on realistic assumptions on the NVM memory technologies and on the system architecture level. In this paper, we propose to use realistic, calibrated STT-MRAM models and a well calibrated cross-layer simulation and exploration framework, named SEAT, to better consider technologies aspects and architecture constraints. We will focus on general purpose/mobile SoC multi-core architectures. We will highlight results for a number of relevant benchmarks, representatives of numerous applications based on actual system architecture. The most energy efficient STT-MRAM based main memory proposal provides an average energy consumption reduction of 27% at the cost of 2x the area and the least energy efficient STT-MRAM based main memory proposal provides an average energy consumption reduction of 8% at the around the same area or lesser when compared to DRAM.