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Orientador: Yuzo Iano Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Não informado Abstract: Not informed. Doutorado Doutor em Engenharia Elétrica

Orientador: Alberto Martins Jorge Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação Resumo: Neste trabalho é proposto um Registrador Cíclico para circuitos MVL (Multi-valued Logic) utilizando transistores NMOS e PMOS para uma configuração de quatro níveis lógicos. Este circuito usa certas características secundárias (normalmente indesejadas) dos transistores MOS. Uma particularidade deste registrador são os níveis lógicos auto-definidos com uma alta precisão. Isto permite incrementar a Lógica para mais valores, não estando limitada somente a Lógica Ternária ou Quaternária (as mais usadas em circuitos MVLs), seu uso pode ser estendido para Decimal, Hexadecimal ou mais. O Registrador Cíclico proposto, alem de armazenar um dado multi-valor com um nível de tensão preciso, ainda, fornece a saída com qualquer possível deslocamento lógico sem degradação da precisão. Este registrador permitirá o desenvolvimento de circuitos lógicos como contadores, toggle switches, shift registers, flip-flops em vários níveis, deslocamentos de valores (negação de Post), conversores D/A e A/D, etc¿ Algumas vantagens que este circuito oferece é sua alta resposta em freqüência e sua pouca dependência dos parâmetros do transistor, alcançando uma robustez comparável com os circuitos binários. Como uma aplicação deste registrador proposto é apresentado um Multiplicador Quaternário e comparado com um Multiplicador Binário utilizando a mesma tecnologia. Neste texto serão desenvolvidos os circuitos e simulados no OrCad (PSpice [01]) utilizando um modelo de transistor NMOS e outro PMOS fornecidos pela foundry AMS (Austria Micro Systems) descritos no Apêndice I. O Registrador Cíclico para circuitos MVL foi apresentado pelo autor no Congresso SUCESU 2005 no dia 31 de março de 2005 em Belo Horizonte, MG, Brasil Abstract: The Cyclical Register for MVL circuits (Multi-valued Logic) proposed is composed by NMOS and PMOS Transistors. This circuit uses the advantage of certain secondary characteristics (normally undesirable) of the MOS transistors. One peculiarity of this register is that the logical levels are defined by itself with a very high precision ; this, permits to increase the logic to many values. Since it is not limited to ternary or quaternary logic (more used MVLs), its use can be extended to decimal, hexadecimal and others. The proposed cyclical register, besides storing the multi-value data with precise voltage level, still, supplies the output with any possible logical shift without the degradation of precision. This register will allow the development of logical circuits as counter, toggle switch, shift register, flip-flop in several levels, shift of value, D/A and A/D converter, etc¿ Some advantages that this circuit offers is its high frequency response and its minor dependency of the parameter of the transistors, providing a robustness comparable to the current binary circuits. As an application of this proposed Register a Quaternary Multiplier is presented and compared with the Binary Multiplier with the same technology. On this paper the circuits will be developed and simulated in the OrCad (Pspice [01]), using the transistors models NMOS and PMOS supplied by foundry AMS (Austria Micro Systems) detailed in the Appendix I. The Cyclical Register for MVL circuits was presented by the author in the Congress SUCESU 2005 in March 31st, 2005 in Belo Horizonte, MG, Brazil Mestrado Microeletrônica Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: o objetivo deste trabalho é apresentar o circuito integrado para o "Tratamento da Interface de Linha" (TB47) e sua implementação em FPGAs Xilinx, através de uma metodologia de projeto TopDown. Como o TB47 foi desenvolvido para utilização em placa do sistema ClAD (Concentrador de Linhas de Assinantes Distribuido) em desenvolvimento no Centro de Pesquisa e Desenvolvimento da Telebrás, inicialmente será descrito este sistema e como o TB47 se encaixa no mesmo. Em seguida, será feita uma descrição do funcionamento do TB47 e apresentada a metodologia de projeto utilizada para seu desenvolvimento. Finalmente, será apresentada a sua implementação em dois componentes FPGAs (Field Programmable Gate Arrays) Xilinx 4008PQ208, para teste do sistema. Para isto utilizou-se o software Xilinx Automatic CAE Tools (XACT) Abstract: Not informed. Doutorado Doutor em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Neste trabalho foi desenvolvida uma fonte de tensão programável, controlada por microcomputador, para utilização em sistemas automáticos de aquisição de dados usados na caracterização de circuitos integrados. A fonte desenvolvida tem capacidade para atingir tensões de 100 Volts (salda bipolar), com corrente de salda de até 30 mA. Os fundos de escala são selecionáveis por programação, sendo que, dentro de cada faixa de operação, a resolução da tensão de salda é de 12 bits Abstract: Not informed. Mestrado Mestre em Engenharia Elétrica

Orientador : Carlos Ignacio Z. Mammana Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: É apresentado o projeto de uma matriz deportas CMOS. O capítulo 11 descreve as etapas de projeto, incluindo desde a escolha da topologia das células internas e de interface, o projeto e a simulação elétrica, até a geração do lay-out. O caprtulo III apresenta o projeto dos circuitos de aplicação, incluídos para permitir a validação da matriz. Os circuitos de apl icação são : Oscilador em anel e comparador de códigos. A matriz foi difundida no Primeiro Projeto Multi-Usuário CMOS Brasileiro. O capítulo IV apresenta os resultados dos testes efetuados, comprovando o funcionamento da matriz de acordo com o projeto. No capítulo V é proposto um sistema para geração automática de matrizes de portas capaz de gerar, a partir de um conjunto de especifjcações, matrizes de portas dedicadas Abstract: A CMOS gate-array design is presented. Chapter II presents the design steps including topological choice for input/output and internal cells, electrical design and simulation, and lay-out generation. Chapter III presents two application circuits which were used to vaIidate the design: A ring oscillator and a code comparator. The prototypes were tested and the results can be seen in chapter IV. A gate-array automatic generation in cahapter V. This system is intended to gate-arrays having as input a complete set of specifications Mestrado Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Neste trabalho apresentamos uma nova técnica de conversão analógico-digital de alta velocidade, que usa processamento em corrente, ao invés de tensão. Este conversor usa um algoritmo baseado no chaveamento de correntes de uma forma híbrida entre o método de aproximação sucessiva e o conversor tipo "flash", sendo necessários apenas N comparadores para implementar um conversor A/D de N bits, no lugar dos '2 POT. N¿ comparadores usuais usados em um conversor do tipo "flash" convencional. O trabalho está dividido em 5 capítulos: no primeiro apresentamos uma revisão sucinta dos métodos usuais de conversão A/D de alta velocidade; no segundo introduzimos o algoritmo empregado, a nova estrutura proposta para implementa-lo e também fazemos uma análise dos erros que afetam o projeto do conversor A/D; no terceiro capítulo é apresentado o projeto de um circuito integrado, em tecnologia bipolar, de um conversor A/D de 6 bits, visando aplicações em vídeo; no quarto capítulo apresentamos o projeto de um conversorA/D de 4 bits experimental, que foi integrado, em tecnologia bipolar, na SID Microeletrônica, no I PMU Bipolar; finalmente, no quinto capítulo relatamos os resultados experimentais obtidos. As medidas feitas nos vários blocos do circuito revelaram a viabilidade de operação do conversor com freqüências da ordem de 20 MHz, usando um processo bipolar convencional, isolado por junções. Esta velocidade de conversão pode ser bem maior caso se use um processo bipolar moderno, isolado por óxido e com transistores de alta velocidade,que possuem 'f IND. t¿ cerca de 60 vezes maior do que o dos transistores usados na fabricação do protótipo, que era de aproximadamente 300 MHz Abstract: A newcurrent-mode highspeed Analog-to-Digitalconversiontechnique ispresented. This converter uses an algorithm based on current switching.similarto the SuccessiveApproximation Converter. but with a conversion speed comparableto the flashconverter. Only N comparators are necessary to implement a N-bit converter. instead of the '2 POT. N¿ comparators used in a standard flash converter. This thesis is composed of five chapters: In the first chapter we present a concise revision of some architectures for high speed A/D conversion; in the seconde chapter we introduce the algorithm and the new proposed architecture. An error analysisof the parameters that play an important role in the design of the converter; in the third one we present the design of an integrated 6-bit high speed A/D converter for video applications; the fourth chapter is dedicated to the design of a experimental4-bit A/D converter IC. The Ic was fabricated by SID Microeletrônica. in the 1Brazilian Multi-Project Chip (I PMU); the fourth chapter is dedicated to the design of a experimental 4-bit A/D converter IC. The Ic was fabricated by SID Microeletrônica. in the 1 Brazilian Multi-Project Chip (I PMU). The experimental results measured in the integrated circuit shows that the proposed technique can convert signalswith frequencies up to 20 MHz using a standard junction isolated bipolar processoThis frequency can be muchgreater irone uses an up-to-date high speed bipolar process, which have transistors with 'f IND. t¿ typicaly near 60 times larger than those available in the process used to fabricate the prototype (about 300 MHz) Mestrado Mestre em Engenharia Elétrica

Orientador: Marconi Kolm Madrid Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação Resumo: Este trabalho de mestrado teve o propósito de projetar e construir um sistema de hard-ware capaz de realizar o controle de máquinas robotizadas em tempo real. Foi dada uma abordagem usando técnicas de processamento paralelo e eletrônica reconfigurável com o uso de dispositivos lógicos programáveis. Mostrou-se em função dos resultados das implementações que o sistema proposto é eficiente para ser utilizado no controle de robôs baseado em modelos matemáticos complexos como cinemático direto/inverso, dinâmico e de visão artificial. Esse mesmo sistema prevê sua utilização para os quatro níveis hierárquicos envolvidos em plantas que se utilizam de controle automático: supervisão, tarefas, trajetória e servomecanismos. O sistema possui interfaces de comunicação USE e RS-232, conversores A/D e D/A, sistema de processamento de imagens (entradas e saídas de sinais de vídeo analógico), portas E/S, chaves e leds para propósito geral. A eficiência foi comprovada através de experimentações práticas utilizando sistemas robóticos reais como: sistema de um pêndulo acionado, robô redundante de 4GDL denominado Cobra, e solução em hardware de funções importantes no sentido da resolução dos modelos matemáticos em tempo real como funções transcendentais Abstract: This work had as purpose the project and build of a hardware system with abilities to accomplish the real time control of robotic machines. It was given an approach using tech-niques of parallel processing and programmable electronics configuration with programmable logic devices. According to the implementation results, it was shown that this proposed sys-tem is efficient to be used for controlling robots based on complex mathematical models, like direct/inverse kinematics, dynamics and artificial vision. This system foresees its use for the four hierarchical levels involved in industrial plants that use automatic control: supervision, tasks, trajectory /path and servomechanisms. The system has USE and RS-232 communica-tion interfaces, A/D and D/A converters, image processing capabilities (with input/output for analog video signals), I/O ports, and switches and leds for general purpose. Its efficiency is demonstrated through practical experimentations using real robotic systems as: a driven pendu-lum system, a redundant 4 DOF robot called "Cobra", and a hardware solution for important functions in the sense of real time mathematical models computing, like the transcendental functions Mestrado Automação Mestre em Engenharia Elétrica

Orientador: Luís Geraldo Pedroso Meloni Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação Resumo: Esta dissertação apresenta os resultados obtidos com a pesquisa e implementação de um sistema de demodulação para o receptor de rastreio de um radar de telemedidas. Um radar de telemedidas é responsável pela identificação de um conjunto de medidas realizadas no objeto espacial e enviadas para a antena através de um transponder. A antena de telemedidas deve rastrear o objeto, mantendo-se sempre apontada na direção deste. Para realizar esta função foi utilizada a técnica de monopulso de um canal. Na técnica de monopulso de um canal, cabe ao demodulador digital do receptor executar uma identificação de envoltória e uma demultiplexação temporal que deve permitir encontrar os valores angulares dos erros. A implementação resultou em uma placa de demodulador digital, realizada com um Field Programmable Gate Array (FPGA) da família Cyclone II, e um controlador Freescale, embarcados em uma Placa de Circuito Impresso (PCI) de quatro camadas, projetada para interfacear sinais digitais para controle do sistema de telemedidas e para condicionar os sinais analógicos para posterior processamento. Além de ter interface com placas específicas (por exemplo, CAF - Controle automático de freqüência, CAG - controle automático de ganho, Gerador de Teste, etc), possui também uma interface Controller Area Network (CAN) para comunicação com os módulos de controle de servomecanismos da antena e de interface usuário. Foi desenvolvido também um ambiente de simulação para o demodulador digital em Matlab permitindo verificar a coerência com os resultados esperados e traçar cenários de testes Abstract: This project presents the results obtained by the research and development of a Demodulation System for a telemetry radar tracking receiver. A telemetry radar system is responsible for identifying a set of measures taken from a spatial artifact and is transmitted by a transponder to its antenna. The telemetry antenna must track the spatial object, maintaining the antenna pointing in the correct direction. To execute this function a single channel monopulse technique is applied. Since the single channel monopulse technique is used, a digital demodulator task is then run for amplitude identification and the de-multiplexing time frame must occur in order to calculate the angle values of errors. This process is explained during the dissertation after the presentation of the main characteristics of radars and some aspects of telemetry systems. The solution is a digital demodulator electronic board, build with an FPGA (Field Programmable Gate Array) from Altera Cyclone II® family, and a Freescale® controller, over a multilayer PCB (Printed Circuit Board) projected to interface with digital signals for the Telemetry Control System and to conditioning analogical signals for processing tasks. The developed board has the CAN (Controller Area Network) interface to communicate with the servomechanism control modules associated with the Antenna and is placed in an armored drawer - to avoid electromagnetic noises - as well as to interact with other specific board functions.A simulation environment was achieved for the digital demodulator in Matlab, allowing the results verification and allowing to establish others testing scenarios Mestrado Telecomunicações e Telemática Mestre em Engenharia Elétrica

Orientador: Prof. Dr. Marlio J. do C. Bonfim Dissertação (mestrado) - Universidade Federal do Paraná, Setor de Tecnologia, Programa de Pós-Graduação em Engenharia Elétrica. Defesa : Curitiba, 15/03/2021 Inclui referências: p. 72-74 Área de concentração: Sistemas Eletrônicos Resumo: Com o desenvolvimento da eletrônica digital e de potência, que operam em frequências cada vez mais elevadas, há uma necessidade de pesquisas constantes para atenuação de ruídos eletromagnéticos. Dentre estes, o ruído Simultaneous Switching Noise (SSN) é um dos maiores problemas para o desenvolvimento de placas de circuito impresso (PCB) multicamadas em altas frequências. Este ruído gera uma radiação que se propaga por toda a PCB utilizando as camadas de energia como guia de onda e afeta principalmente os sinais que transitam pelas vias de interconexão entre as diversas camadas da placa, provocando a deterioração da integridade de sinal dos dispositivos eletrônicos. Existem diversos métodos para atenuação desse ruído, sendo que um dos mais estudados atualmente é a estrutura electromagnetic bandgap (EBG), por sua capacidade de atenuação em frequências acima de 1 GHz. Este trabalho explora através de ensaios experimentais e simulações eletromagnéticas a eficiência desta estrutura na atenuação do ruído em regiões que possuem as vias de passagem entre as camadas da PCB. A estrutura EBG, atua como um filtro rejeita faixa, que pode ser aplicada em placas multicamadas de forma a minimizar a interferência eletromagnética entre os circuitos integrados e assim, melhorar a integridade de sinal de todo o sistema. Sendo um elemento com uma larga banda de operação, é possível utilizar uma mesma estrutura no desenvolvimento de um projeto eletrônico para uma grande faixa de frequências, sem a necessidade de mudança de componentes em relação a propostas de filtros tradicionais. Através de simulações de campo próximo e análise do Diagrama de Olho, é verificado que a placa que utiliza a estrutura EBG obtém um resultado na relação sinal ruído (SNR) 2 vezes superior e uma redução de 30% na intensidade do campo elétrico na região em torno da via de passagem e 5 vezes na intensidade de campo magnético, quando comparada a uma estrutura convencional. Nos ensaios experimentais é demonstrando que a radiação que se propaga pela PCB e realiza um acoplamento nas trilhas de comunicação é 4 vezes maior na placa que não possui a estrutura EBG. Em suma, os resultados tanto experimentais como simulados demonstram uma boa concordância entre si, validando a metodologia adotada. Palavras-chave: Interferência Eletromagnética. Integridade de Sinais. Compatibilidade Eletromagnética. Abstract: With the development of digital and power electronics, which operate at ever higher frequencies, there is a need for constant research to attenuate electromagnetic noise. Among these, Simultaneous Switching Noise (SSN) is one of the biggest problems for the development of multilayer printed circuit boards (PCBs) at high frequencies. This noise generates radiation that spreads throughout the PCB using the energy layers as a waveguide and mainly affects the signals that pass through the interconnection paths between the different layers of the board, causing the deterioration of the signal integrity of electronic devices. There are several methods to attenuate this noise, one of the most studied nowadays is the electromagnetic bandgap (EBG) structure, due to its ability to attenuate frequencies above 1 GHz. This work explores, through efficiency tests and electromagnetic simulations, the efficiency of this structure in attenuating noise in regions that have vias between the layers of the PCB. The EBG structure, in the PCB, acts as a band reject filter, which can be applied to multilayer boards in order to minimize electromagnetic interference between integrated circuits and thus improve the signal integrity of the entire system. Being an element with a wide operating bandwidth, it is possible to use the same structure in the development of an electronic project for a wide range of frequencies, without the need to change components, as it is needed in traditional designs. Through simulations of near field and analysis of the Eye Diagram, it is verified that the PCB that uses the EBG structure obtains a result in the signal to noise ratio (SNR) of 2 times superior and a reduction of 30% in the intensity of the electric field in the region around the vias and 5 times the magnetic field strength, when compared to a conventional structure. In the experimental tests, it is demonstrated that the radiation that propagates through the PCB and mcouples to the communication tracks is 4 times higher in the board that does not have the EBG structure. In short, both experimental and simulated results demonstrate a good agreement with each other, validating the adopted methodology. Key words: Electromagnetc Interference. Signal Integrity. Electromagnetic Compatibility

Este artigo tem por objetivo apresentar o processo de projeto e de construção da lógica eletrônica para o funcionamento de uma mesa de pinball feita através da aplicação de conceitos adquiridos na disciplina de Eletrônica Digital do curso de Engenharia Elétrica da Universidade Tecnológica Federal do Paraná, câmpus Medianeira (UTFPR-MD). Serão explanados o projeto e a elaboração da mesa de pinball desde os sensores, a lógica de funcionamento para os diferentes valores de pontuação, o funcionamento dos displays, até o registro do record, que foram implementados com os circuitos lógicos estudados durante a disciplina.São apresentados os layouts dos circuitos utilizados, e ao final podem ser observadas fotografias do processo de construção até a mesa de pinball finalizada.

Este artigo tem por objetivo apresentar o processo de implementação e construção da lógica eletrônica de uma mesa de pinball feita através da aplicação de conceitos adquiridos na disciplina de Eletrônica Digital do curso de Engenharia Elétrica da UTFPR-MD. Será explanado o projeto e a elaboração da mesa de pinball desde os sensores, os diferentes valores de pontuação, o funcionamento dos displays, até o registro do record, que foram implementados com os circuitos lógicos estudados durante a disciplina.

Submitted by Jeferson Rodrigues de Lima (jeferson.lima@uffs.edu.br) on 2017-12-20T15:57:38Z No. of bitstreams: 1 COLLING.pdf: 2391916 bytes, checksum: a8f764b853f920c64437438610657f89 (MD5) Approved for entry into archive by Diego dos Santos Borba (dborba@uffs.edu.br) on 2018-01-08T12:46:22Z (GMT) No. of bitstreams: 1 COLLING.pdf: 2391916 bytes, checksum: a8f764b853f920c64437438610657f89 (MD5) Made available in DSpace on 2018-01-08T12:46:22Z (GMT). No. of bitstreams: 1 COLLING.pdf: 2391916 bytes, checksum: a8f764b853f920c64437438610657f89 (MD5) Previous issue date: 2017 O presente estudo aborda a formação inicial de professores para uso das Tecnologias Digitais, concebendo-a como um processo que articula a apropriação de conhecimentos sobre o uso das tecnologias, conhecimentos pedagógicos e conhecimentos do conteúdo específico. Para tanto, focamos o contexto do curso de Licenciatura em Matemática da Universidade Federal da Fronteira Sul, guiando-nos pelo objetivo de evidenciar e compreender as perspectivas de uso das Tecnologias Digitais no contexto das atividades formativas promovidas no referido curso, em face às quais sejam contempladas as dimensões específica, pedagógica e tecnológica do conhecimento do futuro professor. Para tanto, considera-se neste estudo as atividades formativas como sendo o conjunto de atividades desenvolvidas no contexto dos Componentes Curriculares e atividades extracurriculares do Curso de Licenciatura em Matemática. O estudo consiste em uma análise qualitativa e interpretativa, baseada na análise de conteúdo dos Planos de Ensino dos componentes curriculares do Curso, e dados constituídos por meio de questionários e entrevistas dirigidos à professores e estudantes. A análise tomou por base, principalmente, os pressupostos teóricos relativos às Tecnologias Digitais abordados por Pierre Lévy e relativos às dimensões da formação de professores explicitados por Shulman, bem como a releitura de Mishra e Koehler, no construto teórico do conhecimento Tecnológico, Pedagógico e de conteúdo (Technological Pedagogical Content Knowledge – TPACK). Como resultado da pesquisa, evidenciaram-se quatro perspectivas centrais de uso dos recursos digitais das atividades formativas do Curso: perspectiva voltada à prática docente na Educação Básica; perspectiva voltada ao desenvolvimento de conhecimentos da Matemática; perspectiva voltada ao desenvolvimento de conhecimentos sobre as tecnologias e suas possibilidades pedagógicas; e por fim, perspectiva associada a aspectos transversais da formação e profissão docente. Por meio da análise destas categorias, destacam-se novos elementos relacionados ao uso dos recursos digitais na formação inicial docente, principalmente ao evidenciar potencialidades de representação, visualização e compreensão de conceitos e propriedades matemáticas com o uso de recursos digitais, as possibilidades de produção e disseminação de conteúdos, tornando professores e estudantes sujeitos ativos do processo de construção do conhecimento, e a percepção de constante interação entre os conhecimentos tecnológico, pedagógico e de conteúdo na prática docente. This study addresses the initial training of teachers for the use of digital technologies, conceiving it as a process that articulates the appropriation of knowledge about the use of technologies, pedagogical knowledge and knowledge of the specific content. In order to do so, it focuses on the context of the graduation course in Mathematics of the Federal University of the Fronteira Sul, guided by the objective of evidencing and understanding the perspectives of use of digital technologies in the context of the formative activities promoted in this course, contemplating the specific, pedagogical and technological dimensions of the knowledge of the future teacher. Therefore, this study considers the training activities as being the set of activities developed in the context of the Curriculum Components and extracurricular activities of the graduation in Mathematics. The study consists of a qualitative and interpretative analysis, based on the content analysis of the curricular components of the course, and data obtained through questionnaires and interviews directed to teachers and students. The analysis was based mainly on the theoretical assumptions about the digital technologies addressed by Pierre Lévy and on the dimensions of teacher training explained by Shulman, as well as the re-reading of Mishra and Koehler, in the theoretical construct of Technological Pedagogical Content Knowledge (TPACK). As a result of the research, four central perspectives of the use of the digital resources of the training activities of the Course were evidenced: perspective turned to the teaching practice in the basic education; perspective aimed at the development of Mathematics knowledge; a perspective aiming at developing knowledge about technologies and their pedagogical possibilities; and finally, a perspective associated with transversal aspects of teacher education and profession. Through the analysis of these categories, new elements related to the use of digital resources in initial teacher training are highlighted, especially when evidencing the potential of representation, visualization and understanding of concepts and mathematical properties with the use of digital resources, the possibilities of production and dissemination of content, making teachers and students active subjects of the process of knowledge construction, and the perception of constant interaction between technological, pedagogical and content knowledge in teaching practice.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2016. O crescente impacto das interconexões no desempenho dos circuitos aumentou a importância do projeto físico na última década. No contexto das tecnologias contemporâneas, é imprescindível se considerar informações de interconexões nas estimativas de atraso, para que otimizações no projeto físico não invalidem otimizações de desempenho realizadas durante a síntese lógica. Uma das técnicas de otimização utilizadas durante o projeto físico é o posicionamento guiado por atraso (TDP: timing-driven placement). Dado um posicionamento inicial do circuito, TDP move um número limitado de células com o objetivo de reduzir (ou mesmo corrigir, se possível) as violações de atraso crítico do circuito. O TDP pode ser realizado de maneira global ou incremental. Este trabalho propõe e avalia uma técnica de TDP incremental que reposiciona um subconjunto de células a fim de otimizar o atraso referente às interconexões mais críticas do circuito tentando, ao mesmo tempo, preservar a qualidade do posicionamento inicial. A técnica modela explicitamente as interconexões com árvores de Steiner, as quais são capazes de capturar informações sobre a topologia do roteamento final. Aplicada em circuitos industriais previamente otimizados, a técnica proposta proporcionou reduções médias de violações de atraso de 34% a 62%, considerando as restrições de deslocamento short e long, respectivamente. Abstract : The growing impact of interconnections on circuit performance has increased the importance of physical design in the last decade. In the context of the contemporary technologies, it is essential that circuit delay estimates consider interconnect information to avoid that physical synthesis optimizations invalidate upstream optimizations. Timing-driven placement (TDP) is one of the optimization techniques used during physical synthesis. Given an initial circuit placement, TDP moves a limited number of cells targeting at reducing (or even correcting, if possible) the circuit timing violations. TDP can be performed in a global fashion or incrementally. This work proposes and evaluates an incremental TDP technique that moves a subset of cells to optimize the delay of the most critical interconnections in the circuit, while trying to preserve the initial placement quality. The technique explicitly models the interconnections as Steiner trees, which are able to capture information on the interconnection topologies in the final routing. The proposed technique was applied on previously optimized industrial circuits having produced average reductions of 34% and 62% in timing violations, concerning short and long maximum displacement restrictions, respectively.

Made available in DSpace on 2015-12-10T14:22:43Z (GMT). No. of bitstreams: 0 Previous issue date: 2015-09-02. Added 1 bitstream(s) on 2015-12-10T14:28:53Z : No. of bitstreams: 1 000854162.pdf: 1819878 bytes, checksum: 183fc5505e1e32f889ee3f7f7e59324e (MD5) Usualmente, realiza-se a modelagem de um sistema no Simulink e, posteriormente, no PSoC Creator para implement ́a-lo no hardware PSoC. Neste trabalho apresenta-se a ferramenta computacional denominada MS 2 PSoC que analisa um modelo desenvolvido em alto n ́ıvel de abstra ̧c a ̃ o no ambiente Matlab/Simulink e o traduz para o ambiente PSoC Creator. A tradu ̧c a ̃ o tem por finalidade a implementa ̧c ̃ao do modelo no sistema embarcado utilizando a tecnologia PSoC. No processo de tradu ̧c a ̃ o, a ferramenta MS 2 PSoC tamb ́em gera a estrutura de arquivos necess ́aria para que o modelo traduzido seja aberto no ambiente PSoC Creator. A inova ̧c a ̃ o deste trabalho ́e permitir que o modelo possa ser simulado antes de ser implementado em hardware, haja vista que o ambiente PSoC Creator n ̃ao disp ̃oe de simulador. Como estudo de casos utilizou-se o c ́odigo de linha MLT-3, um modelo de conversor D/A Ladder R-2R e um sistema de controle de temperatura veicular. Os sistemas estudados foram implementados em hardware e avaliados, comparando-os com os resultados obtidos nas simula ̧c ̃oes no Simulink. Com os resultados obtidos concluiu- se que a ferramenta MS 2 PSoC traduz corretamente os modelos descritos no ambiente Matlab/Simulink para o ambiente PSoC Creator, automatizando a implementa ̧c a ̃ o de modelos no sistema embarcado PSoC Usually, a system is modeled in Simulink and later in PSoC Creator to deploy it in hardware PSoC. We present in this work a computational tool called MS 2 PSoC which analyses a model developed at a high level of abstraction in Matlab/Simulink and translates it to the PSoC Creator software. The goal of this translation is to implement the model in embedded system with PSoC technology. In the translation process, the MS 2 PSoC tool also generates the file structure needed for the translated model to be open in PSoC Creator. The innovation of this work is to allow the model to be simulated before it is implemented in hardware, given that the PSoC Creator software has no simulator. As a case study was used a MLT-3 line code, a D/A converter Ladder R-2R and a temperature control system for vehicles. The systems were implemented in PSoC hardware and evaluated by comparing them with the results obtained in the Simulink simulations. With the results it was concluded that the tool MS 2 PSoC correctly translates the models described in Matlab/Simulink environment for PSoC Creator, automating the deployment models in embedded system PSoC

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior lguns erros só acontecem quando o circuito é executado em sua velocidade real, assim, projetistas utilizam técnicas de depuração pós- silício para monitorar o circuito e capturar erros que ocorrem somente depois de milhões de ciclos de clock. Esse processo se tornou essencial e consome em média 35% do tempo de ciclo de desenvolvimento de um Circuito Integrado Digital. Na depuração pós-silício a limitação de observabilidade é um problema desafiador, e para identificar a causa de um erro o projetista inclui uma infraestrutura para depuração. Na técnica Trace Buffer alguns valores de sinais são armazenadas em uma memória de rastreamento, extraídos e analisados. O tamanho da memória de rastreamento restringe o número de sinais que podem ser analisados. A escolha do conjunto de sinais é essencial, porém é realizada antes mesmo de qualquer identificação de erro no projeto. Para possibilitar o monitoramento de diversos conjuntos de sinais, na indústria é utilizado uma rede de interconexão com- posto por multiplexadores encadeados (Mux Tree), que permite o projetista monitorar um subconjunto de todos os sinais que podem ser explorados. A arquitetura dessa rede não permite a seleção de qualquer conjunto de sinais, uma vez que sinais que passam pelos mesmos multiplexadores não podem ser monitorados juntos. Nesse trabalho é proposto uma nova rede de interconexão baseada na tradicional rede Ômega. A rede proposta pode ser utilizada como um dispositivo de interconexão para conectar os sinais monitorados à memória de rastreamento. Nesse trabalho é demonstrado que a rede Ômega assimétrica proposta pode reduzir em 4,5 vezes a taxa de bloqueio, ao custo de aumentar em 21% a área, se comparado à rede de Mux Tree. A rede Ômega assimétrica pode ser gerada utilizando a ferramenta proposta nesse trabalho, Vericonn, que também é capaz de gerar em Verilog outras redes assimétricas como: Redes Mux Tree, Clos e Crossbars. Current pre-silicon verification techniques can not guarantee error free designs for complex integrated circuits during their first fabrication. Some errors are only uncovered when the device is running at full clock speed, thus, designers use post-silicon debug techniques to monitor the device, capturing errors that occur only after millions of clock cycles. This process has become essential and on average consumes 35% of the Digital Integrated Circuit development cycle. Observability limitation is a challenging problem in post-silicon debug, so to identify the root cause of an error, designers include an infrastructure for debug. In Trace Buffer technique, some signal values are stored in a Trace Buffer memory, dumped, and then analyzed. The Trace Buffer memory size limits the number of signals that can be analyzed. Choosing the signal set is an essential step, but it must be done prior to the identification of any design errors. To enable the monitoring of many sets of signals, industry uses an interconnection network composed by pipelined multiplexers (Mux Trees) that allows designers to monitor a signal subset from all tapped signals. The architecture of this network does not allow any signal subset because signals passing through the same multiplexers can not be monitored together. In this work, we propose a novel asymmetric network, based on the traditional Omega Network. We propose to use this network as an interconnection fabric to connect the monitored signals to the trace buffer. We demonstrate that our Asymmetric Omega Network is 4.5 times more effective reducing the blocking rate at the cost of 21% area overhead compared to Mux Trees. The proposed network can be generated with our tool, Vericonn, which is also capable to create others asymmetric networks like: Mux Trees, Clos Networks and Crossbars in Verilog HDL.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, Programa de Pós-graduação em Engenharia Elétrica, 2015. The objective of this work is the development and design of a new architecture for the ADC Difference Module Converter (CMD). The proposed converter CMD is characterized by being asynchronous without oversample and with only one cycle for conversion. Its topology doesn´t presents feedback, does not use capacitors nor resistors, does not use Sample-and-hold circuit (S / H) and has only one reference to conversion. The project was developed in current mode, which not use Op-amp in the circuit for the conversion. And the project also has a digital circuit with only one XNOR gate per bit. We can highlight that each bit is simultaneously converted by a continuous process and that your conversion code is stable, i.e., varying only one bit between adjacent digital words. O objetivo deste trabalho é o desenvolvimento e projeto de uma nova arquitetura para ADC o Conversor do Módulo da Diferença (CMD). O Conversor CMD proposto se caracteriza por ser assíncrono, sem oversample e com apenas um ciclo para conversão. Sua topologia não apresenta realimentação, não utiliza capacitores nem resistores, não utiliza circuito de Sample-and-Hold (S/H) e possui apenas uma referência para conversão. O projeto foi desenvolvido em modo corrente, o que permitiu não utilizar Amp-Op no circuito destinado à conversão. E o projeto também possui um circuito digital com apenas uma porta XNOR por bit. Podemos destacar que os bit são convertidos simultaneamente por um processo contínuo e que seu código de conversão é estável por variar apenas um bit entre palavras digitais adjacentes.

Supervisor : Prof. Dr. Roman Kuiava Dissertação (mestrado) - Universidade Federal do Paraná, Setor de Tecnologia, Programa de Pós-Graduação em Engenharia Elétrica. Defesa: Curitiba, 30/08/2016 Inclui referências : f. 79-82 Área de concentração Resumo: O conceito de estabilidade a tempo finito (ETF) foi criado em 1950. Sistemas dinâmicos cujas trajetórias convergem para o estado de equilíbrio em um tempo finito fazem parte desse conceito. Sistemas chaveados lineares não homogêneos também estõ sendo considerados. Esses sistemas são oriundos de muitas aplicações de controle e para casos aonde sistemas físicos não são descritos por processos unicamente contínuos ou unicamente discretos. Essa dissertação esta concentrada no problema de estabilidade a tempo finito de uma classe de sistemas chaveados lineares não homogêneos contínuos no tempo sob um sinal de chaveamento dependente do tempo seguindo um tempo de permanência T. Uma vez que a estabilidade a tempo finito é garantida, um dos principais resultados dessa dissertação garante que qualquer trajetória do sistema que comece em uma região 1 do espaço de estados, permanecera dentro de 2 _ 1 ao longo de um intervalo de tempo finito, e para qualquer sequencia de chaveamento com tempo de estabelecimento ¯ T _ T. As condições de estabilidade a tempo finito obtidas na forma de inequações matriciais bilineares (BMIs), podem ser transformadas em inequações matriciais lineares (LMIs) por uma sequência de passos que incluem o cálculo dos conjuntos 1 e 2 por meio de um conhecimento prévio dos limites de operação do sistema. Dois exemplos ilustrativos do estudo de estabilidade em sistemas de potência são utilizados para apresentar a validade dos resultados. Palavras-chave: estabilidade a tempo finito, sistemas chaveados não autônomos, inequações matriciais lineares Abstract: The finite-time stability (FTS) concept was created in the 1950. Dynamical systems whose trajectories converge to an equilibrium state in finite time are involved in this concept. Switched non-homogeneous linear systems are being considered. These systems can result from many control applications and for cases where physical systems are not described by simply continuous or simply discrete processes. This dissertation is concerned with the finite-time stability problem of a class of linear continuous-time non-homogeneous switched systems under a time-dependent switching signal constrained by a dwell-time T. Once the finite-time stability is guaranteed, one of the main results of the dissertation guarantees that any system trajectory starting in a subset 1 of the state-space will remain in 2 _ 1 over a finite time interval, and, for any switching sequence with a dwell-time ¯ T _ T. The finite-time stability conditions which provided in the form of bilinear matrix inequalities (BMIs), can be transformed to linear matrix inequalities (LMIs) by means of a step-by-step procedure that includes the computation of the sets 1 and 2 by the knowledge of the system's operating range. Two illustrative examples in power system stability study are used to show the validity of the results. Keywords: finite-time stability, Non-autonomous switched systems, Linear matrix inequalities

Este trabalho apresenta uma arquitetura para simulação de circuitos de lógica com binacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulador permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR. This work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR.

Programa de Pós-Graduação em Ciência da Computação. Departamento de Ciência da Computação, Instituto de Ciências Exatas e Biológicas, Universidade Federal de Ouro Preto. Com o aumento da capacidade de processamento dos computadores nos últimos anos, uma área específica da computação tem despertado a atenção tanto da academia quanto da indústria: a área de Recuperação de Informação em Música (do inglês, Music Information Retrieval _ MIR). Em especial, sistemas que reconhecem automaticamente áudio sendo tocado, seja em um sinal que vem da Web, seja gravando o áudio em dispositivos móveis, tem ganhado especial importância. Em tempos passados, havia ciência para se reconhecer áudio com precisão aceitável, como na faixa de 90%, mas os métodos não eram eficientes ao ponto de serem aplicados em escala, por exemplo, para a aplicação de reconhecimento de áudio em Web rádios, considerando-se um volume de milhares de rádios monitoradas em tempo real e índices da ordem de milhões de músicas. Hoje em dia os métodos não se desenvolveram tanto, mas o poder computacional disponível comercialmente é muito maior, permitindo então o desenvolvimento de uma gama de inovações tecnológicas na área. Nesta dissertação é apresentado um novo modelo de reconhecimento de áudio, capaz de usar o aprendizado supervisionado de máquina a partir de dados rotulados automaticamente para agregar diferentes métodos de reconhecimento de áudio, visando aumentar a precisão do reconhecimento, sem perder em eficiência. A rotulagem automática, cujo resultado é usado na etapa de treino, é possível porque as Web rádios são transmitidas usando protocolos e parâmetros conhecidos, de forma que é possível gerar dados sintéticos para treino e depois aplicar o modelo aprendido sobre as rádios reais. Neste trabalho mostra-se que, se os parâmetros das rádios são bem definidos, a combinação de métodos de reconhecimento utilizando o modelo proposto pode reduzir a perda (ou erro) do método de reconhecimento heurístico em até 55%, chegando a ter revocação média muito próxima de 100%. Isto considerando como baseline um método heurístico que está em execução em um sistema comercial que audita a ocorrência de propagandas em rádios que transmitem pela Web.

Tese (Doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2012. Um dos tipos de sinais que mais se beneficiou dos avanços tecnológicos e industriais recentes foi o vídeo digital. O barateamento de sistemas de aquisição e a evolução das técnicas de processamento de sinais difundiu o emprego de sistemas de vídeo digital nas mais diversas aplicações. Uma das peças fundamentais dessa popularização foi a evolução dos codificadores de vídeo digital, culminando com o padrão H.264/AVC, considerado estado da arte em compressão de vídeo. Sua ampla gama de ferramentas de codificação tornou o conjunto complexo em termos computacionais, deixando como desafio a projetistas de sistemas de hardware e de software a otimização das metodologias do padrão para a devida realização do H.264/AVC em produtos comercialmente viáveis. Esta tese abordará a análise do codificador H.264/AVC sob a ótica do esforço computacional envolvido em sua operação a partir de implementações em software executadas em computadores pessoais. A primeira contribuição trata de uma metodologia de otimização on-line do módulo de predições de forma a restringir a complexidade computacional da codificação a uma determinada provisão. A segunda contribuição apresentada estende o conceito de otimização RD com a inserção de mais um eixo de análise, o eixo da complexidade C. Duas implementações de alto desempenho computacional foram estudadas e otimizadas em termos de RDC. Derivou-se, a partir de treinamento off-line, dois arranjos de codificadores capazes de comprimir vídeo digital a velocidades controladas em faixas de valores de interesse prático. Por fim, uma última contribuição altera o esquema de otimização RDC e adiciona o eixo da energia demandada E ao problema de otimização RD, resultando num sistema em tempo real otimizado em termos de RDE. O codificador proposto otimizado por demanda energética é capaz de escalonar o consumo de energia em valores significativos às custas de impacto mínimo em termos de desempenho RD. Essa contribuição resume-se em um exemplo real de computação verde, em que uma atividade computacional é realizada por um mesmo equipamento, gastando menos energia e exposto a pequenas penalidades em termos de desempenho. Com isso, esperamos estar contribuindo para um sistema mais “verde”, reduzindo as emissões de carbono de servidores de computação intensiva. _______________________________________________________________________________________ ABSTRACT Digital video communications were largely benefited from advances in technology and in industrial processes. The falling prices of acquisition devices and the evolution of signal processing made digital video an ubiquitous technology. Digital video encoders are the cornerstone for the popularity of video technologies and its state-of-the-art is represented by the H.264/AVC standard. The myriad of coding tools made the H.264/AVC a massively complex application, imposing challenges to hardware and software designers when realizing commercial appliances. This thesis analyses the H.264/AVC complexity when implemented in software and executed on personal computers. The first contribution leads to a on-line optimization method for the prediction stage in order to constrain the complexity to a certain level. The approach uses mode ranking and yields substantive complexity reduction. The second contribution extends the RD optimization framework adding a third analysis axis, the complexity C axis. Two high performance implementations were studied and RDC optimized. We derived a framework that allow for practical values of encoding speed with minor performance penalties. The RDC optimization framework was also modified by adding another axis to the optimization: the energy E axis. We provide a real-time RDE optimized scheme which is capable of scaling the energy demands in a significant range, slightly impacting the RD performance. This third contribution is a true example of green computingwhere the same task is accomplished in the same hardware system with much less energy consumption, incurring only is small performance penalties. Since we can provide settings to meet the rate and distortion targets, as well as the maximum encoding speed, using less energy, we hope to contribute towards a “greener” system, reducing the carbon footprint of video compression servers.

Atualmente existe um grande número de processadores multi-core, e para se obter melhor desempenho dos programas nestes processadores, o modelo de programação mais utilizado é o multi-threaded. Este modelo utiliza uma combinação de bloqueios para o controle de concorrência entre as threads, mas muitos problemas podem surgir com a utilização errada desta técnica, tal como deadlocks e starvation. Em reação a estes problemas apresentados, o modelo transacional de sincronização tem recebido atenção como um modelo de programação alternativo, usando como base o conceito de transação para garantir sincronismo entre threads concorrentes. Este modelo tira do programador a responsabilidade sobre o controle de sincronização, e problemas como deadlocks e starvation são evitados. Neste trabalho implementamos o STM Builder, uma plataforma para desenvolvimento de estratégias para Memória Transacional em Software, que foi criada com a modulariza- ção da SwissTM. Junto com o STM Builder, desenvolvemos um framework de testes para a avaliação das implementações realizadas, que executou os testes e gerou todos os grá cos utilizados no trabalho automaticamente. O framework de testes utiliza os benchmarks STMBench7, STAMP e o Microbenchmark de Árvore Rubro-Negra. Os grá cos gerados pelo framework utilizam o gnuplot. O STM Builder é capaz de testar várias variações no mesmo código, perdendo pouco tempo com novas implementações e testando diversas formas da mesma implementação rapidamente. No STM Builder há algumas variações do modelo transacional de sincroniza- ção em software da SwissTM. Implementamos e testamos: novos gerentes de contenção, como o RandomizedRounds (RR), gerenciamento de contenção de uma e duas fases, diferentes formas de recuo de uma transação, e a técnica de invalidação no momento da efetivação (Commit-time invalidation ). Implementamos uma plataforma para desenvolvimento e avaliação de estratégias para Memória Transacional em Software, que é formada pelo STM Builder e pelo framework de testes, que comprovou facilitar implementações e testes de novas ideias. Nowadays many processors are multi-core and, in order to obtain better performance of the programs in these processors, the programming model used is the multi-threaded. This model uses a combination of locks to control concurrency between threads, but many problems can arise with the wrong use of this technique, such as deadlock and starvation. In response to these problems presented, the transactional model of synchronization has received attention as an alternative programming model, using as a basis the concept of transaction to ensure synchronization between concurrent threads. This model takes the programmer's responsibility for the synchronization control, and problems such as deadlock and starvation are avoided. In this work we implement the STM Builder, a platform for developing strategies for Software Transactional Memory, which was created from the modularization of SwissTM. Along with the STM Builder, we developed a test framework, which executed the tests and generated all graphics used on the work automatically. The test framework executes tests with benchmarks STMBench7, STAMP, and with Microbenchmark of Red-black Tree. The graphs generated by framework using the gnuplot. The STM Builder is able to test several variations on the same code, wasting little time with new implementations and testing various ways of the same implementation quickly. In STM Builder there are some variations of the transactional model of SwissTM. We implemented and tested: new contention managers, such as RandomizedRounds, contention management of one and two phases, di erent ways to backo a transaction, and the technique of Commit-time invalidation. We have implemented a platform for developing and evaluating strategies for Software Transactional Memory, which is formed by the STM Builder and the test framework, which demonstrated to facilitate implementation and testing of new ideas.

Dissertação (Mestrado) - Pontifícia Universidade Católica de Minas Gerais, Programa de Pós-Graduação em Engenharia Eletrica. Bibliografia: f. 90-95 Nesta pesquisa, propomos e desenvolvemos um ambiente de verificação heterogênea reconfigurável para projeto e desenvolvimento de sistemas digitais. O uso de verificação em diferentes etapas do processo de desenvolvimento de sistemas digitais visa a redução do custo, tempo de execução e riscos associados ao projeto. O termo heterogênea refere-se ao fato de que a verificação pode ser realizada utilizando as técnicas de simulação, emulação e ou prototipação. O termo reconfigurável está presente no ambiente em vários níveis. Podemos ter reconfiguração dentro de um módulo utilizando dispositivos de lógica programável, ter substituição dinâmica em tempo de execução de módulos nos slots do ambiente bem como podemos utilizar mais de um elemento de interconexão para interligar mais de um ambiente de verificação heterogênea reconfigurável.Os objetivos principais desta pesquisa são: propor uma arquitetura de ambiente de verificação heterogênea reconfigurável para projeto e desenvolvimento de sistemas digitais, implementar uma versão simplificada do ambiente proposto e utilizar projetos de sistemas digitais do laboratório grupo de sistemas digitais e computacionais como estudo de caso da utilização do ambiente implementado.As principais contribuições desta pesquisa são: a arquitetura do ambiente de verificação heterogênea reconfigurável, a implementação dos módulos principais e os resultados da utilização do ambiente de verificação heterogênea reconfigurável implementado em projetos de sistemas digitais em desenvolvimento no grupo de sistemas digitais e computacionais. Palavras-chave: Computação Reconfigurável; Arquitetura de Computador; Eletrônica digital; Emuladores; Circuitos eletrônicos. This research describes the proposal and development of a reconfigurable heterogeneous verification environment for research and development of digital systems. Using verification on different stages of digital system development process, aims on risk and development time reduction and also lower project cost. The word heterogeneous implies to the use of simulation, emulation and prototyping as verification techniques. The word reconfigurable is present on the environment in several levels. We can have reconfiguration inside a module using programmable logic devices, replace the modules connected to the environment slots, in execution time, and use more than one interconnection element to connect a couple of reconfigurable heterogeneous verification environment. The main objectives of this research are: proposal and development of a reconfigurable heterogeneous verification environment for research and development of digital systems and design a simple version of the environment and use projects from the digital system and computation group as case study.The main contributions of this research are: the architecture of the reconfigurable heterogeneous verification environment, the design of the main modules and the results obtained from using the reconfigurable heterogeneous verification environment for development of digital systems projects from the digital system and computation group. Key-words: Reconfigurable Computing. Computer Architecture. Digital Electronics. Emulators. Electronics Circuits.

Orientador : Marconi Kolm Madrid Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação Mestrado

Orientador: Alberto Martins Jorge Dissertação (mestrado) - Universidade Estadual de Campinas. Faculdade de Engenharia Eletrica e de Computação Mestrado

Orientador: Furio Damiani Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação Resumo: Este trabalho apresenta o estudo e a análise de uma metodologia de projeto de circuitos somadores digitais, obtidos por síntese automática, em dois ambientes de Electronic Design Automation (EDA), a partir de suas especificações na linguagem de descrição de hardware VHDL. Faz-se uma breve explanação das noções básicas relacionadas ao desenvolvimento da metodologia, dando uma introdução à linguagem VHDL e aos conceitos envolvidos no processo de síntese das descrições VHDL em ambientes automatizados. Também, são apresentados os principais algoritmos de soma digital e uma relação dos diferentes modos de descrição dos mesmos em VHDL. Por fim, são comentados os resultados obtidos na síntese e simulação destes componentes aritméticos nos ambiente de EDA utilizados Abstract: This work presents the study and analysis of a digital adder circuits design methodology, using automatic synthesis in two environment of Electronic Design Automation (EDA), starting from its specifications in the hardware description language VHDL. An introduction to VHDL and on the synthesis process in EDA environments is given. The various VHDL description styles as well as the main digital addition algorithms are shown. Finally we comment on the results obtained in the synthesis and simulation of these arithmetic components in the EDA environments used. Mestrado Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por um equipamento automático de teste, comentando as diferenças dos testes dependendo da tecnologia do componente, nas diversas fases da vida de um circuito integrado digital. São descritos, de forma suscinta, os principais mecanismos de falhas em CI's digitais e são apresentadas as principais medições elétricas necessárias para avaliar o desempenho de um circuito integrado. Descrevemos também o equipamento automático de teste (ATE) e sua linguagem de programação, comentando como esta máquina é im­portante para testar circuitos integrados digitais. O trabalho termina com dois programas de teste reais, escritos em Pascal, comentando os resultados das medições de cada programa Abstract: This work comments some important aspects of the digital integrated circuit auto­matic test. It presents the most common electrical tests done by an Automatic Test Equipment - ATE. The test differences depending on chip technology in the various steps of the integrated circuit life are commented. The main IC's digital faults and failures mechanisms are commented in a introductory way. The principal electrical measurements necessary to estimate the performance of an digital IC¿s presented. The architecture and the language of the ATE is presented , discussing how this machine is important to test digital integrated circuits. The work ends with two real test programs, written in Pascal commenting the results of the measurements of each test program Mestrado Mestre em Engenharia Elétrica

Esta tese trata do problema de sincronismo de símbolo em canais com ruído aditivo Gaussiano, e canais com ruído dependente do sinal, este último caso motivado pelos canais ópticos. No canal com ruído aditivo Gaussiano, filosofias de sincronismo baseadas num conjunto limitado de informação, nomeadamente informação retirada das transições, e processamento de amostras periódicas do sinal, são estudadas à luz da teoria da estimação. Os algoritmos óptimos e limites no desempenho são derivados. Partindo desses resultados fundamentais, condições de formatação óptima e algoritmos subóptimos, são propostos e estudados. Para o canal óptico, é efectuada uma análise e optimização de alguns sincronizadores frequentemente referidos na literatura. Utilizando modelos de complexidade intermédia, efectua-se a síntese de sincronizadores especialmente adaptados a este tipo de canais, e avaliam-se os limites no respectivo desempenho. This thesis deals with symbol synchronization problems in additive Gaussian channels, and channels with data dependent noise, this last point being motivated by optical communications. In the additive Gaussian noise channel, synchronization strategies based on an incomplete set of information, namely synchronization based on the transition epochs, and processing of periodic samples of the signal, were studied using the principles of estimation theory. The optimum synchronization algorithms, and the fundamental bounds on the performance are derived. Starting with these fundamental results, optimum formatting conditions and sub optimum algorithms are proposed and studied. For the optical channel, an accurate analysis and optimization of some common bit synchronizers is done. Using intermediate complexity models, we derive synchronizers specially suited for channels with data dependent noise, and evaluate the limits on their perfomance. INIC Programa Doutoral em Engenharia Eletrotécnica

Orientador: Alberto Martins Jorge Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Não informado Abstract: Not informed. Doutorado Doutor em Engenharia Elétrica

Orientador: Carlos Ignacio Zamitti Mammana Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Esta dissertação trata a especificação de um sistema de auditoria de testabilidade de projetos de CI's digitais baseados em células. Situa a utilização de um sistema como esse no ciclo de projeto, descreve metodologias de projeto para testabilidade, particularmente os métodos de projeto com "scan", e as regras de testabilidade associadas que esse auditor deve verificar. Descreve características de ferramentas de apoio ao projeto de CIs, com enfoque especial às que são dirigi das à síntese com testabilidade ou à verificação de técnicas de projeto para testabilidade. Aproveitando as facilidades de implementação proporcionadas pelas características dos sistemas especialistas, é especificado um sistema baseado em verificação de regras constantes de uma base de conhecimento. É descrito o protótipo implementado e são comentados resultados de processamento de casos práticos. Considerando os resultados obtidos com o protótipo e as perspectivas do ambiente de projeto de CI's digitais são fornecidas conclusões sobre a validade de sistemas de verificação como o sistema especificado Abstract: Not informed. Mestrado Mestre em Engenharia Elétrica

Orientador: Amauri Lopes Dissertação (mestrado) - universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Este trabalho descreve os aspectos teóricos e práticos envolvidos na elaboração do programa de computador FOREST, que sintetiza e analisa filtros digitais recursivos. São sintetizados filtros passa-baixa, passa-alta, passa faixa e corta-faixa, utilizando-se as aproximações de Butterworth, Chebychev e elíptica. Os efeitos não lineares advindos da utilização de registros de comprimento finito para a representação de coeficientes e variáveis são analisados em detalhe. Apresenta-se a teoria de otimização dos filtros digitais com relação ao ruído de quantização do sinal, baseada na descrição por variáveis de estado, e o programa incorpora essa teoria gerando filtros descritos por variáveis de estado com reduzidos efeitos de quantização Abstract: Not informed. Mestrado Mestre em Engenharia Elétrica

Dissertação (mestrado) - Universidade Federal de Santa Catarina. Centro Tecnologico Este trabalho têm como objetivo principal a análise do comportamento de Fourier de ciclo completo e de meio ciclo, quando solicitados a processar sinais provenientes da simulação de diversas condições de curto-circuito bifásico numa linha de transmissão de 138kv, para três diferentes taxas de amostragem. As simulações dos curtos-circuitos são feitas utilizando-se o programa EMTP, onde se modela um sistema de transmissão de 138kv, incluindo-se os TCs e TPs que alimentam o relé digital. Os resultados das simulações pelo EMTP foram transferidos para arquivo sem discos flexíveis para posterior leitura pelos programas que simularam os algoritmos de Fourier. Estes programas escritos em linguagem C é processados em micro computador compatível com IBM-PC. Estuda-se, também, a possibilidade de aplicação em tempo real com a utilização de um coprocessador 8087. Além disso, estudam-se, com um certo nível de detalhe, vários algoritmos básicos que ainda são utilizados atualmente no projeto de relés de distância digitais; o algoritmo de Fourier de ciclo completo é analisado de forma mais detalhada. Verifica-se que as várias condições dos parâmetros e das condições do sistema têm pouca influência prática no desempenho dos algoritmos, exceto o caso de saturação dos TCs e que a aplicação em tempo real, usando a linguagem C é viável.

Orientador : Ivanil Bonatti Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: O barateamento com consequente popularização dos componentes digitais tornou realidade e difundiu a expressão "Projeto Auxiliado por Computador". Assim, a tarefa do engenheiro projetista é hoje cada vez mais eficiente, pois conta com um número crescente de "software" de síntese e análise nas mais variadas atividades técnicas. O projeto de um equipamento digital consiste essencialmente das sequintes etapas; a) Descrição funcional, entrada-saida, do circuito. Em geral isto é feito através de diagramas de tempo, diagramas de estado; b) Partição preliminar do circuito em blocos, com definição das interfaces entre os blocos; c) Descrição formal, entrada/saida, de cada bloco; d) Sintese de cada bloco com minimização das funções Booleanas ; e) Análise de desempenho; f) Reavaliação do projeto com base no seu desempenho, podendo-se retornar ao passo a) ou seguir ao passo g) Implementação final. As etapas c),d),e) são as que mais se prestam a automatização e são nessas áreas justamente que se concentra este trabalho de tese. Foi implementado um pacote de programas que: elabora tabelas de próximo estado para um dado diagrama de estados, minimiza as funções lógicas envolvidas, chegando a circuitos mfnimos e simula circuitos lóqicos com tempos de atraso Abstract: Not informed. Mestrado Telecomunicações e Telemática Mestre em Ciências

Orientador : Carlos Ignacio Zamitti Mammana Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Resumo: Quando apresentada em 1972, uma das principais promessas da tecnologia I2L era a possibilidade de confeccionar circuitos digitais e analógicos na mesma pastilha. Entretanto, os requisitos necessários para a confecção dos circuitos I2L limitam severamente o desempenho dos transistores NPN da parte analogica da pastilha, que apresentam tensões de ruptura muito baixas devido ao fenômeno de "punch-through". Este trabalho apresenta uma nova técnica para a confecção de circuitos digitais I2L e circuitos de alta tensão de ruptura na mesma pastilha, usando apenas uma máscara adicional em relação ao processo convencional de confecção de circuitos I2L e analógicos na mesma pastilha. são apresentados tambem, além da máscara de teste, os resultados experimentais que fornecem, para uma estrutura I2L com 6 coletores, B eff = 8, e tempo de atraso míni mo por porta ta = 75 ns. Para os transistoresda parte analógica,obteve-se VCEO = 35V e VCBO = 65V Abstract: Not informed. Mestrado Mestre em Engenharia Elétrica

Made available in DSpace on 2020-03-10T17:15:48Z (GMT). No. of bitstreams: 1 6590_14318.pdf: 2541505 bytes, checksum: 9a2c136954a0e178441c531a5ffce773 (MD5) Previous issue date: 2018-11-21

O consumo de tabaco é o fator de risco mais evitável associado a doenças não-transmissíveis, incapacidade e perda de anos de vida saudáveis. As aplicações de telemóvel parecem promissoras como meio de intervenção na cessação tabágica. No entanto, tendo em conta a escassez de aplicações baseadas em evidência científica e a inexistência deste tipo de aplicações disponíveis em português, o objetivo deste estudo foi avaliar a experiência dos utilizadores com uma versão traduzida e adaptada para português da aplicação Smoke Free. A amostra foi constituída por 11 fumadores com intenção de deixar de fumar, entrevistados individualmente após utilizarem esta aplicação durante uma semana. As entrevistas permitiram avaliar a sua satisfação e grau de envolvimento, bem como a utilidade e usabilidade da aplicação. Os resultados sugerem que os participantes acharam a aplicação fácil de utilizar e ficaram satisfeitos. Adicionalmente, destacaram as funcionalidades mais úteis (e.g., painel inicial), os métodos que os ajudaram (e.g., monitorização), as necessidades sentidas ao longo da interação (e.g., maior personalização) e o que os motivou mais (e.g., compromisso com a aplicação). Quanto ao envolvimento, os resultados foram contraditórios, embora a aplicação pareça incluir elementos que propiciam a vontade de a usar continuamente. Apesar das opiniões terem sido sobretudo positivas, é possível concluir que existem alguns aspetos a melhorar na aplicação (e.g., incluir conteúdos de preparação para quem ainda não deixou de fumar) de forma a adaptá-la adequadamente às necessidades de cada utilizador. Isto reforça a importância do desenvolvimento de estudos centrados na experiência dos utilizadores. Tobacco use is the most preventable risk factor associated with noncommunicable illness, disability and loss of healthy life years. Mobile applications appear promising as a means of intervention in smoking cessation. However, given the scarcity of applications based on scientific evidence and the lack of such applications available in Portuguese, the goal of this study was to evaluate users' experience with a translated and adapted version of the Smoke Free application. The sample consisted of 11 smokers with intention to quit smoking, interviewed individually after using this application for one week. The interviews were conducted to evaluate their satisfaction and degree of engagement, as well as the utility and usability of the application. The results suggest that the participants found the application easy to use and were satisfied. In addition, they highlighted the most useful features (e.g., main panel), the methods that helped them (e.g., monitoring), the needs felt throughout the interaction (e.g., greater customization) and what motivated them the most (e.g., commitment to the application). Regarding engagement, the results were contradictory, although the application seems to include elements that foster the will to use it continuously. Although opinions have been mostly positive, it is possible to conclude that there are some improvements to be made in the application (e.g., including preparation contents for those who haven’t stopped smoking) in order to adapt it adequately to the needs of each user. This reinforces the importance of developing studies focused on the user experience.

Resumo: Conhecida a importância do sistema televisivo brasileiro, surge a necessidade de realizar transmissões digitais de programas de televisão em território brasileiro. Junto com essa necessidade, vem a obrigação de operar corretamente os transmissores, visando obter o desempenho ótimo do sistema adotado pelo Brasil, o ISDB-T (Integrated Services Digital Broadcasting Terrestrial ). Tal sistema tem como característica possuir grande flexibilidade para realizar transmissões em diversos tipos de terrenos, tendo vários parâmetros que podem ser ajustados pelo operador. Esse trabalho tem como objetivo documentar a criação de uma ferramenta de previsão de desempenho para o sistema ISDB-T. Busca-se fazer uma avaliação dos impactos causados pelas diferentes combinações de parâmetros que o sistema pode assumir através de um software. Desta forma, pode-se obter uma melhoria na qualidade da transmissão. Diferentes formas de visualização de resultados são abordadas, como por exemplo, a visualização de curvas de desempenho, visualização de imagens e vídeos transmitidos e a geração de vídeos das constelações recebidas. As várias etapas de tratamento da informação são implementadas em Matlab e documentadas neste trabalho.