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O projeto de dispositivos portáteis alimentados por baterias requer ouso de somadores rápidos e energeticamente eficientes. Apesar de existiremmuitas arquiteturas de somadores, poucas delas podem ser sintetizadas em umfluxo standard cells. Este artigo apresenta o A1CSAH, uma nova arquiteturade somador rápido energeticamente eficiente. O A1CSAH, juntamente comoutras arquiteturas (tais como CRA, CSA e A1CSA), foram sintetizados para abiblioteca standard cells de 45nm da TSMC. Os resultados da síntese lógicamostram que o A1CSAH é, em média, 10,8% mais rápido e 3,4% maiseficiente do que o CLA, o que o torna uma excelente opção de somadorrápido.

A compressão de vídeo é essencial para aplicações que manipulam vídeos digitais, em função da enorme quantidade de informação necessária para representar um vídeo sem nenhum tipo de compressão. Esta tese apresenta o desenvolvimento de soluções arquiteturais dedicadas e de alto desempenho para a compressão de vídeos, com foco no padrão H.264/AVC. O padrão H.264/AVC é o mais novo padrão de compressão de vídeo da ITU-T e da ISO e atinge as mais elevadas taxas de compressão dentre todos os padrões de codificação de vídeo existentes. Este padrão também possui a maior complexidade computacional dentre os padrões atuais. Esta tese apresenta soluções arquiteturais para os módulos da estimação de movimento, da compensação de movimento, das transformadas diretas e inversas e da quantização direta e inversa. Inicialmente, são apresentados alguns conceitos básicos de compressão de vídeo e uma introdução ao padrão H.264/AVC, para embasar as explicações das soluções arquiteturais desenvolvidas. Então, as arquiteturas desenvolvidas para os módulos das transformadas diretas e inversas, da quantização direta e inversa, da estimação de movimento e da compensação de movimento são apresentadas. Todas as arquiteturas desenvolvidas foram descritas em VHDL e foram mapeadas para FPGAs Virtex-II Pro da Xilinx. Alguns dos módulos foram, também, sintetizados para standard-cells. Os resultados obtidos através da síntese destas arquiteturas são apresentados e discutidos. Para todos os casos, os resultados de síntese indicaram que as arquiteturas desenvolvidas estão aptas para atender as demandas de codecs H.264/AVC direcionados para vídeos de alta resolução. Video coding is essential for applications based in digital videos, given the enormous amount of bits which are required to represent a video sequence without compression. This thesis presents the design of dedicated and high performance architectures for video compression, focusing in the H.264/AVC standard. The H.264/AVC standard is the latest ITU-T and ISO standard for video compression and it reaches the highest compression rates amongst all the current video coding standards. This standard has also the highest computational complexity among all of them. This thesis presents architectural solutions for the modules of motion estimation, motion compensation, forward and inverse transforms and forward and inverse quantization. Some concepts of video compression and an introduction to the H.264/AVC standard are presented and they serve as basis for the architectural developments. Then, the designed architectures for forward and inverse transforms, forward and inverse quantization, motion estimation and motion compensation are presented. All designed architectures were described in VHDL and they were mapped to Xilinx Virtex-II Pro FPGAs. Some modules were also synthesized into standard-cells. The synthesis results are presented and discussed. For all cases, the synthesis results indicated that the architectures developed in this work are able to meet the demands of H.264/AVC codecs targeting high resolution videos.

This paper presents the architecture, design, validation, and hardware prototyping of the main architectural blocks of main profile H.264/AVC decoder, namely the blocks: inverse transforms and quantization, intra prediction, motion compensation and deblocking filter, for a main profile H.264/AVC decoder. These architectures were designed to reach high throughputs and to be easily integrated with the other H.264/AVC modules. The architectures, all fully H.264/AVC compliant, were completely described in VHDL and further validated through simulations and FPGA prototyping. They were prototyped using a Digilent XUP V2P board, containing a Virtex-II Pro XC2VP30 Xilinx FPGA. The post place-and-route synthesis results indicate that the designed architectures are able to process 114 million samples per second and, in the worst case, they are able to process 64 HDTV frames (1080x1920) per second, allowing their use in H.264/AVC decoders targeting real time HDTV applications.

Esta dissertação apresenta o desenvolvimento de arquiteturas para a compressão JPEG, onde são apresentadas arquiteturas de um compressor JPEG para imagens em tons de cinza, de um compressor JPEG para imagens coloridas e de um conversor de espaço de cores de RGB para YCbCr. As arquiteturas desenvolvidas são detalhadamente apresentadas, tendo sido completamente descritas em VHDL, com sua síntese direcionada para FPGAs da família Flex10KE da Altera. A arquitetura integrada do compressor JPEG para imagens em tons de cinza possui uma latência mínima de 237 ciclos de clock e processa uma imagem de 640x480 pixels em 18,5ms, permitindo uma taxa de processamento de 54 imagens por segundo. As estimativas realizadas em torno da taxa de compressão obtida indicam que ela seria de aproximadamente 6,2 vezes ou de 84 %. A arquitetura integrada do compressor JPEG para imagens coloridas foi gerada a partir de adaptações na arquitetura do compressor para imagens em tons de cinza. Esta arquitetura também possui a latência mínima de 237 ciclos de clock, sendo capaz de processar uma imagem coloria de 640 x 480 pixels em 54,4ms, permitindo uma taxa de processamento de 18,4 imagens por segundo. A taxa de compressão obtida, segundo estimativas, seria de aproximadamente 14,4 vezes ou de 93 %. A arquitetura para o conversor de espaço de cores de RBG para YCbCr possui uma latência de 6 ciclos de clock e é capaz de processar uma imagem colorida de 640x480 pixels em 84,6ms, o que permite uma taxa de processamento de 11,8 imagens por segundo. Esta arquitetura não chegou a ser integrada com a arquitetura do compressor de imagens coloridas, mas algumas sugestões e estimativas foram realizadas nesta direção. This dissertation presents the design of architectures for JPEG image compression. Architectures for a gray scale images JPEG compressor that were developed are herein presented. This work also addresses a color images JPEG compressor and a color space converter. The designed architectures are described in detail and they were completely described in VHDL, with synthesis directed for Altera Flex10KE family of FPGAs. The integrated architecture for gray scale images JPEG compressor has a minimum latency of 237 clock cycles and it processes an image of 640x480 pixels in 18,5ms, allowing a processing rate of 54 images per second. The compression rate, according to estimates, would be of 6,2 times or 84%, in percentage of bits compression. The integrated architecture for color images JPEG compression was generated starting from incremental changes in the architecture of gray scale images compressor. This architecture also has the minimum latency of 237 clock cycles and it can process a color image of 640 x 480 pixels in 54,4ms, allowing a processing rate of 18,4 images per second. The compression rate, according to estimates, would be of 14,4 times or 93%, in percentage of bits compression. The architecture for space color conversor from RBG to YCbCr has a latency of 6 clock cycles and it is able to process a color image of 640 x 480 pixels in 84,6ms, allowing a processing rate of 11,8 images per second. This architecture was finally not integrated with the color images compressor architecture, but some suggestions, alternatives and estimates were made in this direction.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:20:10Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roberta_Palau.pdf: 7546827 bytes, checksum: 1da38dbb1e048eb935658522611cd7e5 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:25:05Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roberta_Palau.pdf: 7546827 bytes, checksum: 1da38dbb1e048eb935658522611cd7e5 (MD5) Made available in DSpace on 2022-05-20T14:25:05Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roberta_Palau.pdf: 7546827 bytes, checksum: 1da38dbb1e048eb935658522611cd7e5 (MD5) Previous issue date: 2022-03-15 Sem bolsa Este trabalho apresenta um conjunto de soluções em hardware dedicado para área de codificação de vídeos Ultra-High Definition (UHD) em tempo real para o formato de vídeo AOMedia Video 1 (AV1), lançado em 2018. Foram desenvolvidas arquiteturas para os três filtros de laço do decodificador do AV1. Os filtros foco desta tese são: (i) o filtro de deblocagem (DBF), (ii) o filtro de aprimoramento direcional restrito (CDEF), (iii) o filtro de restauração de laço comutável (SLRF). Os filtros de laço fazem parte de uma das etapas do processo de codificação e decodificação do AV1 e de outros codificadores. Estão situados no laço de reconstrução e têm como objetivo principal reduzir/eliminar artefatos que degradam a qualidade do vídeo devido a etapas anteriores do processo, tais como a quantização e predição. Estes artefatos afetam a qualidade visual dos quadros reconstruídos e também afetam a eficiência de codificação porque cada quadro reconstruído serve como referência para os quadros subsequentes. Portanto, a redução desses artefatos contribui com a melhoria da qualidade subjetiva da imagem e com a eficiência de codificação. Investigar o desenvolvimento de soluções em hardware para esta etapa, além de trazer contribuições inéditas para avançar o estado-da-arte da área, também contribui com a popularização desse novo formato de vídeo. As arquiteturas apresentadas neste trabalho foram desenvolvidas para processar vídeos UHD de 3840x2160 pixels (4K) a 60 quadros por segundo em tempo real. Todas as arquiteturas foram sintetizadas para ASIC usando a biblioteca TSMC de 40 nm. O DBF apresenta uma arquitetura que ocupa uma área de 39,35 Kgates e dissipa 13,77 mW de potência, atuando a partir de uma frequência de 93,31 MHz. O CDEF ocupa uma área de 185,36 kgates e dissipa uma potência de 43 mW operando a uma frequência de 93,38 MHz. Para o SLRF foram desenvolvidos os dois filtros que o compõem, a partir de duas implementações independentes, uma para o Filtro de Wiener Simétrico Separável (SSNWF) e outra para o Filtro Duplo Autoguiado (DSGF). O SSNWF ocupa uma área de 37,78 kgates e dissipa uma potência de 26,36 mW quando operando a uma frequência de 207,03 MHz. O DSGF ocupa uma área de 177,58 kgates e dissipa uma potência de 120,21 mW, quando operando a uma frequência 212,86 MHz. Até o presente momento, estas são as primeiras soluções em hardware dedicado encontradas na literatura para os filtros de laço do decodificador do AV1. This work presents a set of dedicated hardware solutions for real-time Ultra High Definition (UHD) video encoding area of the AOmedia video 1 (AV1) video format, launched in 2018. There were developed solutions of the three filters of the AV1 decoder In-Loop Filter. The Filters focused on this thesis are: (i) Deblocking Filter (DBF), (ii) Constrained Directional Enhancement Filter (CDEF) and (iii) Switchable Loop Restoration Filter (SLRF). The In-loop filters are one of the coding and decoding steps of the AV1 and others codecs. They are located in the reconstruction loop and have the main goal of reducing/eliminating artifacts that degrade the video image due the previous steps as quantization and predictions. These artifacts not only affect the visual quality of the reconstructed frames, but also degrade coding efficiency because each reconstructed frame will serve as the reference for coding subsequent frames. Therefore the artifacts reduction contributes to improve the subjective quality and coding efficiency. Dedicated hardware solutions for the In-loop filtering step presenting a trade-off between throughput and energy consumption contributes to the consolidation of this new video format in the market. The dedicated hardware designs implemented in this work can process 4K UHD videos (3840x2160 pixels) in real time at 60 frames per second. All architectures were synthesized to ASIC using a 40 nm TSMC library. The DBF design presents a area of 39.35 Kgates with a total power dissipation of 3.96 mW operating at a frequency of 93.31 MHz. The CDEF design presents a area of 185.36 kgate with a power dissipation of 43 mW at a frequency of 93.38 MHz. For the SLRF were developed the two filters that compose it from two independent implementations, one for the Simetric Separable Normalized Wiener Filter (SSNWF) and other for the Dual Self-Guided Filter (DSGF). The SSNWF presents a area of 37.78 kgates and a power dissipation of 26.36 mW at a frequency of 207.03 MHz. The DSGF presents a area of 177.58 kgates and a power dissipation of 120.21 mw at frequency of 212.86 MHz. At the best of the authors’ knowledge, these are the first dedicated hardware solutions targeting the AV1 decoder In-loop filters presented in the literature.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T13:25:21Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Pablo_De_Chiaro_Rosa.pdf: 1380279 bytes, checksum: 55bcd5bd36ca22fed2769cf2bb9035d1 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:24:38Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Pablo_De_Chiaro_Rosa.pdf: 1380279 bytes, checksum: 55bcd5bd36ca22fed2769cf2bb9035d1 (MD5) Made available in DSpace on 2022-05-20T14:24:38Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Pablo_De_Chiaro_Rosa.pdf: 1380279 bytes, checksum: 55bcd5bd36ca22fed2769cf2bb9035d1 (MD5) Previous issue date: 2022-03-04 Sem bolsa A reprodução e transmissão de vídeos digitais de alta definição tem crescido em todo o mundo. Estes vídeos são usados tanto para fins de entretenimento, quanto profissionais e têm na internet a sua principal fonte de propagação. Considerando o volume de informações necessárias para representar um vídeo, o espaço massivo para armazenar as mídias digitais e o enorme tráfego gerado para sua transmissão, se torna imprescindível o uso de técnicas eficientes de compressão de vídeo. Assim, os codificadores de vídeo têm como foco eliminar redundâncias nos dados e reduzir informações que são pouco relevantes para o sistema visual humano. A utilização de codificadores de vídeo padronizados por órgãos de padronização internacionais envolvem, no geral, um custo elevado devido às despesas de direitos de uso. Na tentativa de evitar estes custos, foi fundado o AOMedia, um consórcio do setor da tecnologia que lançou, em março de 2018, a especificação do seu codificador livre destes custos, denominado AOMedia Video 1 (AV1). Contudo, o codificador AV1 alcança elevada eficiência de codificação mas com um aumento significativo no custo computacional, que reflete no tempo despendido para execução da codificação e no consumo de energia relacionado. Este trabalho apresenta uma solução para decisão rápida de modos no processo de predição intra-quadro do codificador AV1, reduzindo o custo computacional envolvido na tomada de decisão do modo preditor através do uso de aprendizado de máquina supervisionado. Modelos baseados em floresta aleatória foram treinados sobre bases de dados criadas a partir dos experimentos realizados com o software de referência do AV1, o libaom. O principal objetivo foi reduzir os modos avaliados na predição intra-quadro, acelerando seu processo de decisão. Com isso foi possível implementar os modelos treinados no codificador e avaliar seus impactos em termos de redução de tempo de execução e de perdas em eficiência de codificação. Como principais resultados, foi possível obter médias de redução de tempo de 44%, com um impacto de 4,6% no BD-Rate. The playback and transmission of high-definition digital videos grows exponentially worldwide. These videos are used for both entertainment and professional purposes and have the internet as their main source of propagation. Considering the volume of information needed to represent a video, the massive space to store digital media and the huge data traffic generated, it is essential to use efficient video compression techniques. In this way, video encoders focus on eliminating data redundancies and reducing information that is of little relevance to the human visual system. The use of video encoders standarized by international standardization organizations, generally involve a high cost due to the expenses of royalties applied. In an attempt to avoid these costs, Aomedia was founded. Aomedia is a technology industry consortium that launches in March 2018 the specification of its royalty-free encoder, called Aomedia Video 1 (AV1). However, this developed format achieves high values of coding efficiency at the same time as it increases the computational costs that reflects the time taken to enconding and the related energy consumption. This work presents a solution for the fast mode decision in the intra-frame prediction process of the AV1 encoder, reducing the computational cost involved in decision-making of the predictor mode, using supervised machine learning. Random Forest-based models were trained on datasets created from the experiments performed in the AV1 reference software, libaom. The main goal was to reduce the modes evaluated in intra prediction, accelarating the decision process. Then, it was possible to implemented the models at the encoder and evaluate the impacts in terms of encoding time reduction and encoding efficiency losses. As a result, it was possible to achieve averages of time savings of 44% with and impact of 4.6% on BD-Rate.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-02-15T11:01:19Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Mario_Saldanha.pdf: 2699814 bytes, checksum: 4b26e4ca1057bfd0301a4cd7511dffec (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-02-16T12:56:40Z (GMT) No. of bitstreams: 2 Tese_Mario_Saldanha.pdf: 2699814 bytes, checksum: 4b26e4ca1057bfd0301a4cd7511dffec (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2022-02-16T12:56:40Z (GMT). No. of bitstreams: 2 Tese_Mario_Saldanha.pdf: 2699814 bytes, checksum: 4b26e4ca1057bfd0301a4cd7511dffec (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2021-12-13 Sem bolsa The Versatile Video Coding (VVC) standard was developed to supply the current demand for the upcoming video applications, enabling higher compression performance than previous video coding standards and high versatility to adapt to different types of applications and videos. VVC brings several innovations and enhancements in the coding modules, including larger block sizes, more flexible block partitioning, more angular intra-frame prediction modes, affine motion compensation, and multiple transform selection. Although VVC can provide a high compression performance, these new tools significantly increased the encoding effort. This Thesis proposes timesaving solutions to reduce the encoding effort of the VVC intra-frame prediction. A performance analysis of VVC intra-frame prediction is firstly presented to identify the most time-consuming modules that must be prioritized to accomplish the objective of this work. Subsequently, timesaving solutions based on heuristic and machine learning approaches are presented regarding different intra-frame prediction steps of VVC encoding, including block partitioning of luminance and chrominance samples, mode selection of luminance samples, and the transform selection of luminance samples. It was possible to achieve between 8.5% and 61.3% of encoding time reduction with Bjontegaard Delta Bit Rate (BDBR) ranging from 0.4% to 2.4%. These solutions presented competitive results when compared to the related works. O padrão de Codificação de Vídeo Versátil, do inglês Versatile Video Coding (VVC), foi desenvolvido para atender a demanda atual relacionada às aplicações de vídeo, fornecendo maior eficiência de compressão quando comparado a padrões anteriores de codificação e alta versatilidade para se adaptar a diferentes tipos de aplicações e vídeos. O VVC insere várias inovações e melhoramentos nos módulos de codificação, incluindo blocos de tamanhos maiores, particionamento de bloco mais flexível, mais modos angulares para a predição intra-quadro, compensação de movimento afim, e seleção múltipla de transformadas. Embora o VVC seja capaz de fornecer alta eficiência de compressão, essas novas ferramentas aumentaram o esforço de codificação significativamente. Esta Tese propõe soluções eficientes para reduzir o esforço de codificação da predição intra-quadro do VVC. Uma análise de performance da predição intra-quadro do VVC é apresentada inicialmente para identificar os módulos que consomem mais tempo e que devem ser priorizadas para alcançar o objetivo do trabalho. Posteriormente, soluções para redução do tempo de codificação baseadas em heurísticas e em aprendizado de máquina são apresentadas, considerando diferentes etapas da predição intra-quadro do codificador VVC, incluindo o particionamento de bloco das amostras de luminância e de crominância, a seleção de modo de amostras de luminância e a seleção de transformada de amostras de luminância. Foi possível alcançar entre 8,5% e 61,3% de redução no tempo de codificação com o Bjontegaard Delta Bit Rate (BDBR) variando de 0,4% a 2,4%. Essas soluções apresentaram resultados competitivos quando comparados aos trabalhos relacionados.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2021-06-24T22:25:39Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Paulo_Henrrik_Ribeiro_Goncalves.pdf: 4401669 bytes, checksum: 87680dedf65bfac933a4045e093ff3a9 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2021-06-24T22:56:10Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Paulo_Henrrik_Ribeiro_Goncalves.pdf: 4401669 bytes, checksum: 87680dedf65bfac933a4045e093ff3a9 (MD5) Made available in DSpace on 2021-06-24T22:56:10Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Paulo_Henrrik_Ribeiro_Goncalves.pdf: 4401669 bytes, checksum: 87680dedf65bfac933a4045e093ff3a9 (MD5) Previous issue date: 2021-04-23 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Novas tendências no cenário de vídeos digitais têm ganhado muita popularidade recentemente, como vídeos de resoluções 4K-8K, vídeos omnidirecionais e conteúdo de tela. Para suportar tais tecnologias, novos codificadores de vídeo têm sido propostos nos últimos anos. Dentre eles, o Versatile Video Coding (VVC) é a nova aposta do Joint Video Experts Team. Lançado em Julho de 2020, o novo padrão obtém uma eficiência de codificação de 33%, quando comparado ao seu antecessor, isto devido às novas ferramentas implementadas, como estruturas de particionamento flexíveis, novas ferramentas de predição intra blocos, conjunto de novas transformadas, entre outras. Entretanto, tal avanço vem ao custo de um aumento expressivo no tempo do codificação. Outra nova ferramenta implementada é a predição affine, que permite a detecção de movimentos não-translacionais durante o processo de predição inter quadros, e portanto, oferece uma eficiência de codificação superior aos padrões anteriores. Entretanto, a predição affine acrescenta um aumento no tempo de processamento da predição interquadros de até 47%, dependendo da configuração utilizada, tornando-se um grande desafio para aplicações que necessitam de uma codificação rápida. Sendo assim, este trabalho propõe um esquema para redução do esforço computacional do codificador de vídeo VVC, através do controle de execução da etapa de predição affine. Chamado de LEAP (do inglês, Learning-based Affine Prediction), o esquema proposto é baseado em aprendizado de máquina, e é capaz de reduzir o tempo total de codificação em 8,49%, e o tempo de codificação do módulo de predição affine em 46,94%, em média, com baixas penalidades na eficiência de codificação. Além disso, por se tratar de um controle de uma das etapas de codificação, o esquema proposto pode ser aliado a outras técnicas de redução de esforço computacional para obter uma redução final ainda mais eficiente. The new trends in digital video technologies, such as 4K-8K resolution, omnidirectional, and screen content, have become popular in video coding scenarios. To support these technologies, new video encoders have been proposed in recent years. The Versatile Video Coding (VVC) is the most recent video coding standard proposed by the Joint Video Experts Team. Released in July of 2020, the new standard achieves a coding efficiency of 33% higher when compared to its predecessor, the HEVC. This efficiency is achieved by implementing new coding tools, such as flexible partitioning tools, new prediction modes for intra-blocks, and new transform modes. However, the implementation of new tools comes at the cost of a significant encoding time increase. Also, to improve the coding efficiency, VVC implements the affine motion estimation, which allows the detection of non-translational transformations during the interframe prediction. However, the affine motion estimation increases the complexity of VVC interframe prediction up to 47% and becomes an obstacle for real-time applications. In this sense, this work proposes a scheme to reduce the complexity of the VVC encoder by the flow control of the steps of affine motion estimation. Named as LEAP (Learning-based Affine Prediction), the proposed scheme is based on machine learning, and, when implemented in the VVC reference software, it is capable of reducing the total encoding time by 8.49%, and the encoding time of the affine motion estimation by 46.94%, on average, with minor penalties in coding efficiency. Besides, LEAP can be combined with other techniques to improve the complexity reduction of VVC.

This Thesis presents two novel intra-frame prediction models for video coding: Least-Squares Approximation Surfaces (LSAS) and curve-based prediction models. Both approaches enhance intra-frame prediction capabilities by offering a better approximation of encoded block contents. While the LSAS implementation is currently not practical due to its prohibitive bitrate requirements, the curve-based prediction models show promising results. The evaluations for the novel intra-frame prediction models adopt the High Efficiency Video Coding (HEVC) standard, which culminates years of advancements in video coding technologies. Compared to its predecessor, H.264, HEVC achieves up to 50% coding efficiency improvements. This efficiency gain translates into half the encoded video size while keeping the same visual quality. Among the many improvements of HEVC, its intra-frame predictor comes with more prediction modes, capable of modeling more textures in prediction blocks than its predecessors. Improving intra-frame prediction is an essential aspect of the encoding flow, as a better prediction translates into reduced residual energy, consequently improving coding efficiency. All thirty-three angular modes in HEVC received a curve displacement calculation to each predicted sample so that the resulting prediction block models image regions with curved textures. The proposal includes a small overhead in the bitstream syntax elements to transmit the curve displacement value and increased encoding times. However, the enhanced prediction offsets this overhead with improved coding efficiency. The experimental results demonstrate increased prediction accuracy with lower residual energy when applying the Centerline and Radial curve-based models for the displacement calculations. These models achieve an average reduction of the Bj?ntegaard-Delta bitrate (BD-Rate) of 2% and 3% for the HEVC test sequences using the All-Intra-8 configuration, for the Centerline and Radial models, respectively, albeit at an increase in encoding times. Higher encoding efficiency is achievable with the combination of both curve models, reaching an average 4% BD-Rate reduction with the All-Intra-8 configuration. Esta Tese apresenta dois novos modelos de predi??o intra-quadros: LSAS (superf?cies de aproxima??o baseadas em m?nimos quadrados, em ingl?s Least-Squares Approximation Surfaces) e modelos de predi??o baseados em curvas. Ambas as abordagens aprimoram a predi??o intra-quadros, oferecendo uma melhor aproxima??o do conte?do de bloco codificado. Embora o LSAS n?o seja pr?tico devido aos requisitos proibitivos de taxa de bits, os modelos de predi??o baseados em curvas mostram resultados promissores. As avalia??es dos novos modelos de predi??o intra-quadros adotam o padr?o HEVC (codifica??o de v?deo de alta efici?ncia, em ingl?s High Efficiency Video Coding), que culmina anos de avan?os em tecnologias de codifica??o de v?deo. Em compara??o com seu antecessor H.264, o HEVC alcan?a at? 50% de melhorias na efici?ncia de codifica??o. Isso se traduz em metade do tamanho de um v?deo codificado, mantendo a mesma qualidade visual. Entre as muitas melhorias do HEVC, o seu preditor intra-quadros vem com mais modos de predi??o, capazes de modelar mais texturas em blocos de predi??o do que seus antecessores. Melhorar a predi??o intra-quadros ? um aspecto importante do fluxo de codifica??o, pois uma melhor predi??o se traduz em redu??o da energia residual, consequentemente melhorando a efici?ncia da codifica??o. Todos os trinta e tr?s modos angulares do HEVC receberam um c?lculo de deslocamento de curva para cada amostra predita para que a predi??o de blocos modele regi?es de imagem com texturas curvas. A proposta inclui um pequeno custo adicional nos elementos de sintaxe do v?deo codificado, para incorporar o valor de deslocamento da curva, e um aumento no tempo de codifica??o. No entanto, a predi??o aprimorada compensa esse custo com uma maior efici?ncia de codifica??o. Utilizando os modelos baseados em curvas Centerline e Radial, para aplicar o c?lculo de deslocamento, os resultados experimentais demonstram maior precis?o da predi??o com menor energia residual, alcan?ando uma redu??o m?dia na taxa de bits Bj?ntegaard-Delta (BD-Rate) de 2% e 3% para as sequ?ncias de teste HEVC na configura??o All-Intra-8, para os modelos Centerline e Radial, respectivamente, por?m com um aumento no tempo de codifica??o. Uma maior efici?ncia de codifica??o ? alcan??vel com a combina??o de ambos os modelos de curvas, chegando a uma redu??o m?dia de 4% BDRate na configura??o All-Intra-8. Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES