Search

Tato diplomová práce se zabývá popisem piezoelektrického jevu a jeho využití pro polohování s nanometrovou přesností v laboratorním využití. V práci je popsán přímý a nepřímý piezoelektrický jev, různé druhy piezoelektrických aktuátorů a způsoby jejich ovládání se zaměřením na eliminaci jejich hystereze. Cílem je návrh ovladače pro piezoaktuátory v tříosém nanometrickém manipulátoru Thorlabs MAX341/M., This diploma thesis describes the piezoelectric phenomenon and its use for positioning with nanometric precision in laboratory use. In the thesis is description of direct and indirect piezoelectric phenomenon, various types of piezoelectric actuators and ways of their control with the aim of eliminating their hysteresis. The goal is to design a controller for piezo actuator built in the three-axis nanometric manipulator Thorlabs MAX341/M.

Tato diplomová práce se zabývá hardwarovými implementacemi postkvantových krypto- grafických schémat na platformě FPGA. Po úvodním porovnání schémat, které jsou kandidáty na standardizaci institutem NIST, a analýze dosavadních pracích, zamě- řujících se na implementaci těchto schémat bylo vybráno a implementováno schéma Crystals-KYBER. Všechny algoritmy schématu byly implementovány v rámci jedné kom- ponenty, čímž bylo dosaženo minimalizace využití zdrojů. Výsledky této implementace byly změřeny a porovnány s existujícími implementacemi. Na závěr byla komponenta na- sazena na fyzickou FPGA kartu Virtex UltraScale+ a otestována její správnost při využití pro oboustranně autentizované ustanovení klíčů., This master thesis deals with the hardware implementations of post-quantum cryptogra- phy schemes on FPGA platforms. After the initial comparison of the candidate schemes for NIST standardization and the analysis of the previous work focusing on these schemes, Crystals-KYBER scheme was chosen and implemented. All scheme algorithms have been implemented inside a single component, minimizing resource utilization. The results of this implementation were analyzed and compared with the existing implementations. At the end of this work, the implemented scheme was deployed on Virtext UltraScale+ and tested for the use during mutually authenticated key exchange (AKE).

Tato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu., This master thesis is devoted to the issue of verification of function blocks for FPGA. The teoritical part of thesis describes the concept of verification, verification methodologies that provide the necessary tools for testing the design, and finally discusses the issue of Ethernet and its differences from the low-latency variant. The aim of the practical part of the master thesis is based on the acquired theoretical knowledge and selected verification methodology to build a verification environment, perform a thorough verification of the low-latency physical layer of Ethernet and finally measure the latency and throughput of this circuit.

Diplomová práce je zaměřena na tvorbu Plánu reakce v případě nouze pro leteckou školu. První část práce se věnuje organizacím v letectví a jiném dopravním průmyslu, které ukládají povinnost zavedení systému řízení bezpečnosti. Další část analyzuje požadavky předpisů a dokumentů na Plánu reakce v případě nouze. Třetí kapitola je věnována tvorbě všeobecného manuálu, který pomůže leteckým školám při tvorbě ERP. V poslední kapitole je ukázka konkrétního ERP pro modelovou leteckou školu, který je vytvořen dle manuálu z třetí části práce., This master‘s thesis is focused on the creation of the Emergency Response Plan (ERP) for an Approved Training Organisation (ATO). The first part of this thesis describes aviation organisations and other transport organisations that require Safety management system. The second part analyses requirements for documentation and regulations for applying Emergency Response Plan. In the third section there is an ERP general manual which helps ATO with the creation of the document. The last part contains the ERP created for a model ATO with the help of the general manual from the third chapter.

Tato bakalářská práce se zaměřuje na hrubou vrchní stavbu bytového domu na ulici Hálkova v Brně. Součástí práce je technická zpráva, situace se širšími dopravními vztahy, zařízení staveniště, výkaz výměr pro danou technologickou etapu, technologické předpisy, kontrolní a zkušební plány. Dále je vyřešena bezpečnost a ochrana zdraví při práci pro hrubou vrchní stavbu. Poslední dvě kapitoly zahrnují zpracovaný položkový rozpočet pro hrubou vrchní stavbu a srovnání rozdílných materiálů svislých konstrukcí., This bachelor's thesis focuses on the rough top construction of an apartment building on Hálkova Street in Brno. The thesis includes a technical report, a situation with broader traffic relations, site facilities, a bill of quantities for the technological stage, technological regulations, inspection and test plans. In addition, occupational health and safety for rough top construction is addressed. The last two chapters include a developed itemized budget for the rough top construction and a comparison of different materials for the vertical structures.

V současné době dochází k výraznému pokroku v oblasti digitálních systémů a kryptografie, vyžadující adekvátní zabezpečení před různými formami útoků. Zvláštní pozornost je věnována rozvoji na platformě FPGA (Field-Programmable Gate Array), která poskytuje flexibilitu a výkon pro implementaci různorodých aplikací, včetně kryptografických algoritmů. Tato semestrální práce se zaměřuje na systematickou analýzu možných úniků citlivých informací z implementace kryptografického schématu na platformě FPGA. V~práci je představena platforma FPGA, včetně programovacích jazyků HDL (Hardware Description Language) jako Verilog nebo VHDL. Poté je zde představen obecný přehled o postranních kanálech a jejich typech, opatřeních proti útokům a podrobný popis bezpečnostních technik. Další kapitolou je kryptografické schéma AES a popsání jeho operací. Je zde věnována kapitola i srovnání aktuálních článků dané problematiky. Následuje popis odborného pracoviště, jako je např. osciloskop nebo hardwarová deska Sakura-X (Sasebo-GIII). V závěrečné části jsou prezentovány výsledky měření bez jakéhokoliv opatření, pouze je implementovaný algoritmus AES a následně v další části je návrh protiopatření, který je implementován a změřen. Výsledky jsou následně popsány a zobrazeny v grafické podobě., Currently, significant progress is being made in the field of digital systems and cryptography, requiring adequate security against various forms of attacks. Special attention is paid to development on the FPGA (Field-Programmable Gate Array) platform, which provides flexibility and performance for implementing diverse applications, including cryptographic algorithms. This semester thesis focuses on the systematic analysis of possible leaks of sensitive information from the implementation of a cryptographic scheme on the FPGA platform. The FPGA platform is presented in the work, including HDL (Hardware Description Language) programming languages such as Verilog or VHDL. It then presents a general overview of side channels and their types, countermeasures, and a~detailed description of security techniques. The next chapter is the AES cryptographic scheme and a description of its operations. There is a chapter devoted to a comparison of current articles on the issue. The following is a description of a professional workplace, such as an oscilloscope or a Sakura-X (Sasebo-GIII) hardware board. In the final part, the measurement results are presented without any measures, only the AES algorithm is implemented, and then in the next part there is a countermeasure proposal, which is implemented and measured. The results are described and subsequently displayed in graphic form.