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O projeto e o desenvolvimento de circuitos integrados é um dos mais importantes e aquecidos segmentos da indústria eletrônica da atualidade. Neste cenário, ferramentas de automação têm possibilitado aos projetistas manipular uma elevada quantidade de transistores em circuitos cada vez mais complexos, diminuindo, assim, o tempo de projeto. Em especial, ferramentas de síntese lógica têm contribuído significativamente para reduzir o ciclo de desenvolvimento. Na metodologia de projeto full-custom, cada bloco funcional tem sua geração realizada de forma manual, desde a implementação das redes de transistores até a geração do leiaute. Entretanto, esta tarefa é extremamente custosa em tempo de projeto. Neste contexto, torna-se confortável ter a disposição algoritmos dedicados para derivar redes de transistores automaticamente. Diversos tipos de arranjos de transistores são encontrados na literatura. Estas diferentes redes de transistores apresentam diferentes comportamentos em termos de consumo de área, consumo de potência e velocidade. Desta forma, não apenas a geração automática de redes de transistores é importante, mas também técnicas automatizadas para avaliar e comparar estas distintas redes de chaves é de fundamental importância para guiar o projetista que deseja alcançar implementações de circuitos eficientes. Estas avaliações não precisam ser necessariamente processos custosos de caracterização elétrica. Elas podem ser realizadas através de estimativas capazes de fornecer informações acuradas sobre o comportamento das redes. Esta idéia pode ser utilizada por projetistas que desejam gerar e avaliar potenciais soluções em redes de transistores para alimentar fluxos standard-cell (utilizando bibliotecas de células), ou por aqueles que utilizam a abordagem de mapeamento tecnológico library-free (fazendo uso de geradores de células). Neste contexto, este trabalho apresenta um gerador automático de redes de transistores capaz de fornecer diferentes tipos de redes em diversos estilos lógicos. Para comparar as redes geradas, algumas técnicas de estimativa são empregadas. Comparações são realizadas sobre conjuntos distintos de funções Booleanas, demonstrando as vantagens da utilização de lógicas alternativas em relação ao difundido padrão CMOS. Currently, VLSI design has established a dominant role in the electronics industry. Automated tools have enabled designers to manipulate more transistors on a design project and shorten the design cycle. In particular, logic synthesis tools have contributed significantly to reduce the design cycle time. In full-custom designs, manual generation of transistor netlists for each functional block is performed, but this is an extremely time-consuming task. In this sense, it becomes comfortable to have efficient algorithms to derive transistor networks automatically. There are several kinds of transistor networks arrangements. These different networks present different behaviors in terms of area, delay and power consumption. Thus, not only automatic transistor networks generation is important, but also an automated technique to evaluate and to compare the distinct switch networks is fundamental to guide designers that need to achieve efficient circuit implementations. This evaluation not necessarily needs to be an expensive electrical characterization process. It can be obtained through estimation processes capable of delivering good information about the logic cells behavior. This idea is useful for those designers that desire to generate and to evaluate potential transistor network implementations to feed standard-cell flow designs (using cell libraries), or for those designers who target the use of library-free technology mapping concept (using automatic cells generators). In this context, this work presents an automated transistor network generator able to delivery different kinds of networks in several logic styles. In order to compare the obtained networks, some estimation techniques are employed. A comparison is done over a set of Boolean function benchmarks, showing the advantages of using alternative logic styles over the traditional Complementary Series-Parallel CMOS (CSP CMOS).

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-18T13:31:19Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-21T22:57:53Z (GMT) No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-12-21T22:57:53Z (GMT). No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015-01-29 Sem bolsa A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos. Currently, the manufacturing process of integrated circuits allow us to build electronic devices with a very large scale of integration. However, every new advances on new technologies to overcome physical limits brings new challenges for designers. Electronic Design Automation (EDA) tools have been used to help on the circuit design and on the evolution of the physical and logic synthesis. This work is focused on the logic synthesis step, regarding technology mapping methods. Considering the covering step in technology mapping, there are several problems related to data structure and minimization function. Thus, the complexity involved in this step can be a Np-hard problem. This way, there are many heuristics for to solve this covering problem. Among the heuristics of literature the iterative methods has been highlighted. So, this work proposed an evaluation of the iterative methodology based in Simulated Annealing. The Simulated Annealing (SA) heuristic is commonly used on physical synthesis. However, we could not find any work related to that and technology mapping. Therefore, we propose an evaluation of a new iterative approach for technology mapping that uses the SA technique. It was developed over the FlexMap framework, and several experiments have been made in order to evaluate the impact of some parameters used in the SA heuristic on the quality of the mapped circuit. The experiments were made for two technologies, FPGAs and Quantum Cellular Automata (QCA), aiming the minimization of the number of logical units that have to be used to build the circuit, and the results look promising. In FPGAs, the optimizations were not significant and we have identified that some improvement on certain aspects. On the other hand, the results for QCAs are more expressive, reaching optimization rates of 5,54% when compared to QCA standard cells mapping methods, and rates of 11,38% when compared to other techniques.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-03T02:35:54Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-04T01:47:18Z (GMT) No. of bitstreams: 2 Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-04T01:47:29Z (GMT). No. of bitstreams: 2 Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2013-08-22 Sem bolsa As técnicas e metodologias atuais tem avançado cada vez mais com relação à otimização de circuitos digitais, proporcionando a construção de circuitos integrados mais eficientes, com uma capacidade de integração jamais vista anteriormente. Parte deste avanço se deve a área de síntese lógica aplicada na tecnologia CMOS (Complementary Metal-Oxide Semiconductor). Através da síntese lógica, os projetos digitais podem ser construídos e otimizados de forma mais eficiente, atendendo os requisitos necessários para serem empregados na concepção dos mais diversos circuitos integrados. A tecnologia CMOS é a tecnologia atual de implementação dos circuitos integrados largamente fabricados nos dias de hoje, tendo como componente elementar o transistor, o qual atua como uma chave e é empregado na construção das diferentes portas lógicas que compõem o circuito. Entretanto, diversos trabalhos encontrados na literatura têm apontado para a necessidade de uma nova tecnologia substituta, visto que limites físicos para a construção dos transistores na tecnologia CMOS inviabilizarão a construção de circuitos integrados futuros. Neste sentido, diversos autores têm estudado e apostado na tecnologia QCA (Quantum Cellular Automata) como uma potencial substituta da tecnologia CMOS. Este trabalho explora a utilização da síntese lógica, especialmente na etapa de mapeamento tecnológico, aplicada a esta nova tecnologia. O objetivo principal do trabalho consiste na realização de uma análise da aplicação dos métodos de mapeamento tecnológico quando aplicados a tecnologia QCA. Resultados obtidos com a ferramenta ABC e com bibliotecas descritas para a tecnologia QCA são apresentados e comparados com trabalhos da literatura. Nowadays, the advanced methodology and techniques to optimize digital circuits are able to deliver more efficient integrated circuits in terms of area, power and delay. Logic synthesis is one of the main responsible that have collaborated for the success of the CMOS (Complementary Metal-Oxide Semiconductor) technology. Using several algorithms and methods dedicated to optimize logic cells and digital circuits, the logic synthesis cans delivery solutions able to meet design requirements. Examples are the technology mapping algorithms, methods and its related EDA (Electronic Design Automation) tools. Currently, the CMOS technology is widely used to implement integrated circuits. The main element behind this technology is the transistor, which is able to act as a switch inside a logic cell. However, several and recent works have pointed to the need for a future and substitute technology, since the transistor is reaching its physical limits. In this sense, some authors have investigated the QCA (Quantum Cellular Automata) technology as a potential alternative to the CMOS. This work explores the use of logic synthesis, especially in the technology mapping step, to investigate if traditional solutions applied to CMOS are able to release good results for QCA circuits.