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Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T01:56:10Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T02:16:36Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Made available in DSpace on 2021-01-21T02:16:36Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Julio_Saraçol.pdf: 12062810 bytes, checksum: dc2219e33574187d00001cab1d877d2d (MD5) Previous issue date: 2020-09-14 Sem bolsa A tecnologia Complementary Metal-Oxide-Semiconductor (CMOS) é a mais utilizada no projeto de circuitos integrados nas últimas décadas. Entretanto, esta tecnologia está atingindo seus limites físicos. Dessa forma, muitos novos dispositivos estão sendo propostos para a substituição dos transistores, como a tecnologia Field-Coupled Nanocomputing (FCN). Muitos dos paradigmas FCN estão sendo estudados, incluindo as abordagens Quantum-dot Cellular Automata (QCA) e Nanomagnetic Logic (NML). O presente trabalho propõe uma nova metodologia de síntese a tecnologia QCA considerando diferentes ferramentas tanto para síntese lógica, quanto para síntese física, preenchendo uma lacuna no projeto de circuitos QCA, propondo um novo método e integrando novos elementos de design. Foi proposta uma nova versão do método estado-da-arte de síntese automática QCA, o qual foi denominado Migortho. Além disso, foi adotada uma nova estrutura de dados a ser utilizada, neste caso a Majority Inverter Graph (MIG), além de novos elementos de design, como por exemplo: MajX, Doble Wire, Double Wire Lent. Adicionalmente, foram implementados uma série de comandos que invocam métodos de otimização de MIG através da biblioteca EPFL Logic Libraries denominada Mockturtle. Em suma, foi possível avaliar o impacto dos novos elementos propostos nesse trabalho, assim como a nova estrutura de dados para representação da lógica. Da mesma forma, foi possível identificar qual comando implementado pode impactar na maior redução dos circuitos de entrada, atingindo uma taxa média de otimização de 15; 8%. Além disso, vários circuitos foram avaliados através da síntese pelo método Migortho, o qual de forma geral apresentou ganhos em relação ao resultado da versão do método Ortho. Ademais, duas versões dos benchmarks utilizados foram propostos para futuras avaliações de síntese QCA. Por fim, foram efetuadas avaliações com o benchmark específico estado-da-arte para a estrutura MIG, o qual foi possível obter tanto a estimativa do leiaute QCA final, quanto aplicar otimizações através dos comandos Mockturtle, otimizando os circuitos descritos pelo método estado-da-arte. The complementary metal-oxide-semiconductor (CMOS) has been used as the main technology to design integrated circuits in the last decades. However, this technology is near to its physical limits. This way, several new devices have been proposed for the replacement of the transistors, such as the technology Field-Coupled Nanocomputing (FCN). Many FCN paradigms are being studied, including quantumdot cellular automata (QCA) and nanomagnetic logic (NML). This work proposes a new methodology for QCA synthesis, which attaches different logic and physical synthesis tools, filling gaps, and proposing new methods and design elements for integration. A new version of the state-of-the-art QCA automatic synthesis method has been proposed, which has been called Migortho. In addition, a new data structure was adopted to be used, in this case, the Majority Inverter Graph (MIG). In the same way, new design elements were proposed, such as MajX, Double Wire, and Double Wire Lent. Furthermore, a series of commands were implemented that invoke MIG optimization methods through the EPFL Logic Libraries library called Mockturtle. In short, it was possible to evaluate the impact of the new elements proposed in this work, as well as the new data structure for logic representation. Likewise, it was possible to identify which command implemented could impact the greatest reduction in input circuits, reaching an average optimization rate of 15; 8%. Besides, several circuits were evaluated through synthesis by the Migortho method, which generally presented gains concerning the result of the version of the Ortho method. In addition, two versions of the used benchmarks were proposed for further evaluations of the QCA synthesis. Finally, evaluations were made with the benchmark specific state-of-the-art for the MIG structure, which made it possible to obtain both the estimate of the final QCA layout and to apply optimizations through the Mockturtle commands, that it optimized the circuits described by the state-of-the-art method.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-18T13:31:19Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-12-21T22:57:53Z (GMT) No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-12-21T22:57:53Z (GMT). No. of bitstreams: 2 Dissertacao_Julio_Saraçol_Domingues_Junior.pdf: 2794200 bytes, checksum: 24aeb3a3be3d62d28c455091cf074187 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015-01-29 Sem bolsa A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos. Currently, the manufacturing process of integrated circuits allow us to build electronic devices with a very large scale of integration. However, every new advances on new technologies to overcome physical limits brings new challenges for designers. Electronic Design Automation (EDA) tools have been used to help on the circuit design and on the evolution of the physical and logic synthesis. This work is focused on the logic synthesis step, regarding technology mapping methods. Considering the covering step in technology mapping, there are several problems related to data structure and minimization function. Thus, the complexity involved in this step can be a Np-hard problem. This way, there are many heuristics for to solve this covering problem. Among the heuristics of literature the iterative methods has been highlighted. So, this work proposed an evaluation of the iterative methodology based in Simulated Annealing. The Simulated Annealing (SA) heuristic is commonly used on physical synthesis. However, we could not find any work related to that and technology mapping. Therefore, we propose an evaluation of a new iterative approach for technology mapping that uses the SA technique. It was developed over the FlexMap framework, and several experiments have been made in order to evaluate the impact of some parameters used in the SA heuristic on the quality of the mapped circuit. The experiments were made for two technologies, FPGAs and Quantum Cellular Automata (QCA), aiming the minimization of the number of logical units that have to be used to build the circuit, and the results look promising. In FPGAs, the optimizations were not significant and we have identified that some improvement on certain aspects. On the other hand, the results for QCAs are more expressive, reaching optimization rates of 5,54% when compared to QCA standard cells mapping methods, and rates of 11,38% when compared to other techniques.

Submitted by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:17:56Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Approved for entry into archive by Simone Maisonave (simonemaisonave@hotmail.com) on 2022-08-26T13:18:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Made available in DSpace on 2022-08-26T13:18:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Vinicius_Neves_Possani.pdf: 1905736 bytes, checksum: ec1bb988fd7d8256fd684f0fcf8ded00 (MD5) Previous issue date: 2015-01-29 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Inicialmente, este trabalho apresenta uma análise, apontando o impacto da tecnologia FinFET na geração de redes de transistores durante a etapa de síntese lógica. Essa análise apresenta diversos estudos de casos para demonstrar que uma mudança de paradigma vem sendo introduzida pelos dispositivos double gate, como os transistores independent-gate (IG) FinFET. Além disso, o presente trabalho mostra que essa mudança de paradigma deixa uma lacuna a ser explorada, tendo em vista que os métodos de geração de redes de transistores disponíveis na literatura não são capazes de explorar o potencial que os dispositivos double gate oferecem. Então, neste trabalho são propostos dois métodos alternativos para geração de redes de transistors baseadas em dispositivos IG FinFET. Um dos métodos é baseado em grafos e visa encontrar padrões de arranjos promissores para explorar o potencial dos dispositivos double gate. O segundo método proposto visa realizar defatorações em expressões Booleanas a fim de maximizar o uso dos gates independentes de cada transistor IG FinFET. Os experimentos realizados demonstram que os métodos propostos são capazes de gerar redes de transistors IG FinFET otimizadas, com um baixo custo em tempo de execução. Além disso, os resultados obtidos demonstram que de fato os métodos convencionais de geração de redes de transistors não são a melhor alternative para gerar redes baseadas em dispositivos double gate. Com isso, os resultados reforçam a existência de um novo paradigma introduzido pela tecnologia IG FinFET. Enfim, a análise apresentada neste trabalho dá suporte para o desenvolvimento de novas técnicas de geração de redes de transistors IG FinFET. Firstly, this work presents an analysis pointing the impacts of the FinFET technology in the transistor network generation during the logic synthesis step. This analysis presents some case studies demonstrating that a new paradigm has been introduced by the double-gate devices, like the independent-gate (IG) FinFETs. Moreover, this work demonstrates that this new paradigm introduces a lack to be explored. Since the conventional methods for transistor network generation are not able to explore the potential provided by double-gate devices. Thus, this work proposes two alternative methods for IG FinFET-based transistor network generation. The first one is a graph-based method, which aims to find promising patterns to explore the potential provided by the double-gate devices. The second one aims to defactoring Boolean expression in order to maximize the use of the independent gates of each IG FinFET. The experiments have demonstrated that the proposed methods are able to generate optimized IG FinFET transistor networks, with a low cost in run time. Moreover, the obtained results demonstrate that, in fact, the conventional methods of transistor network generation are not the best alternative to design networks based in double-gate devices. This way, the results reinforce the existence of a new paradigm introduced by the IG FinFET technology. Finally, the analysis presented in this work provides support to design new methods to build transistor networks based in IG FinFETs.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-03T02:35:54Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-04T01:47:18Z (GMT) No. of bitstreams: 2 Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-04T01:47:29Z (GMT). No. of bitstreams: 2 Dissertacao_Melissa_Colvara.pdf: 1920943 bytes, checksum: b4db735910023d6fe2f106eae9f2ed27 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2013-08-22 Sem bolsa As técnicas e metodologias atuais tem avançado cada vez mais com relação à otimização de circuitos digitais, proporcionando a construção de circuitos integrados mais eficientes, com uma capacidade de integração jamais vista anteriormente. Parte deste avanço se deve a área de síntese lógica aplicada na tecnologia CMOS (Complementary Metal-Oxide Semiconductor). Através da síntese lógica, os projetos digitais podem ser construídos e otimizados de forma mais eficiente, atendendo os requisitos necessários para serem empregados na concepção dos mais diversos circuitos integrados. A tecnologia CMOS é a tecnologia atual de implementação dos circuitos integrados largamente fabricados nos dias de hoje, tendo como componente elementar o transistor, o qual atua como uma chave e é empregado na construção das diferentes portas lógicas que compõem o circuito. Entretanto, diversos trabalhos encontrados na literatura têm apontado para a necessidade de uma nova tecnologia substituta, visto que limites físicos para a construção dos transistores na tecnologia CMOS inviabilizarão a construção de circuitos integrados futuros. Neste sentido, diversos autores têm estudado e apostado na tecnologia QCA (Quantum Cellular Automata) como uma potencial substituta da tecnologia CMOS. Este trabalho explora a utilização da síntese lógica, especialmente na etapa de mapeamento tecnológico, aplicada a esta nova tecnologia. O objetivo principal do trabalho consiste na realização de uma análise da aplicação dos métodos de mapeamento tecnológico quando aplicados a tecnologia QCA. Resultados obtidos com a ferramenta ABC e com bibliotecas descritas para a tecnologia QCA são apresentados e comparados com trabalhos da literatura. Nowadays, the advanced methodology and techniques to optimize digital circuits are able to deliver more efficient integrated circuits in terms of area, power and delay. Logic synthesis is one of the main responsible that have collaborated for the success of the CMOS (Complementary Metal-Oxide Semiconductor) technology. Using several algorithms and methods dedicated to optimize logic cells and digital circuits, the logic synthesis cans delivery solutions able to meet design requirements. Examples are the technology mapping algorithms, methods and its related EDA (Electronic Design Automation) tools. Currently, the CMOS technology is widely used to implement integrated circuits. The main element behind this technology is the transistor, which is able to act as a switch inside a logic cell. However, several and recent works have pointed to the need for a future and substitute technology, since the transistor is reaching its physical limits. In this sense, some authors have investigated the QCA (Quantum Cellular Automata) technology as a potential alternative to the CMOS. This work explores the use of logic synthesis, especially in the technology mapping step, to investigate if traditional solutions applied to CMOS are able to release good results for QCA circuits.