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Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:20:10Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roberta_Palau.pdf: 7546827 bytes, checksum: 1da38dbb1e048eb935658522611cd7e5 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:25:05Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roberta_Palau.pdf: 7546827 bytes, checksum: 1da38dbb1e048eb935658522611cd7e5 (MD5) Made available in DSpace on 2022-05-20T14:25:05Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roberta_Palau.pdf: 7546827 bytes, checksum: 1da38dbb1e048eb935658522611cd7e5 (MD5) Previous issue date: 2022-03-15 Sem bolsa Este trabalho apresenta um conjunto de soluções em hardware dedicado para área de codificação de vídeos Ultra-High Definition (UHD) em tempo real para o formato de vídeo AOMedia Video 1 (AV1), lançado em 2018. Foram desenvolvidas arquiteturas para os três filtros de laço do decodificador do AV1. Os filtros foco desta tese são: (i) o filtro de deblocagem (DBF), (ii) o filtro de aprimoramento direcional restrito (CDEF), (iii) o filtro de restauração de laço comutável (SLRF). Os filtros de laço fazem parte de uma das etapas do processo de codificação e decodificação do AV1 e de outros codificadores. Estão situados no laço de reconstrução e têm como objetivo principal reduzir/eliminar artefatos que degradam a qualidade do vídeo devido a etapas anteriores do processo, tais como a quantização e predição. Estes artefatos afetam a qualidade visual dos quadros reconstruídos e também afetam a eficiência de codificação porque cada quadro reconstruído serve como referência para os quadros subsequentes. Portanto, a redução desses artefatos contribui com a melhoria da qualidade subjetiva da imagem e com a eficiência de codificação. Investigar o desenvolvimento de soluções em hardware para esta etapa, além de trazer contribuições inéditas para avançar o estado-da-arte da área, também contribui com a popularização desse novo formato de vídeo. As arquiteturas apresentadas neste trabalho foram desenvolvidas para processar vídeos UHD de 3840x2160 pixels (4K) a 60 quadros por segundo em tempo real. Todas as arquiteturas foram sintetizadas para ASIC usando a biblioteca TSMC de 40 nm. O DBF apresenta uma arquitetura que ocupa uma área de 39,35 Kgates e dissipa 13,77 mW de potência, atuando a partir de uma frequência de 93,31 MHz. O CDEF ocupa uma área de 185,36 kgates e dissipa uma potência de 43 mW operando a uma frequência de 93,38 MHz. Para o SLRF foram desenvolvidos os dois filtros que o compõem, a partir de duas implementações independentes, uma para o Filtro de Wiener Simétrico Separável (SSNWF) e outra para o Filtro Duplo Autoguiado (DSGF). O SSNWF ocupa uma área de 37,78 kgates e dissipa uma potência de 26,36 mW quando operando a uma frequência de 207,03 MHz. O DSGF ocupa uma área de 177,58 kgates e dissipa uma potência de 120,21 mW, quando operando a uma frequência 212,86 MHz. Até o presente momento, estas são as primeiras soluções em hardware dedicado encontradas na literatura para os filtros de laço do decodificador do AV1. This work presents a set of dedicated hardware solutions for real-time Ultra High Definition (UHD) video encoding area of the AOmedia video 1 (AV1) video format, launched in 2018. There were developed solutions of the three filters of the AV1 decoder In-Loop Filter. The Filters focused on this thesis are: (i) Deblocking Filter (DBF), (ii) Constrained Directional Enhancement Filter (CDEF) and (iii) Switchable Loop Restoration Filter (SLRF). The In-loop filters are one of the coding and decoding steps of the AV1 and others codecs. They are located in the reconstruction loop and have the main goal of reducing/eliminating artifacts that degrade the video image due the previous steps as quantization and predictions. These artifacts not only affect the visual quality of the reconstructed frames, but also degrade coding efficiency because each reconstructed frame will serve as the reference for coding subsequent frames. Therefore the artifacts reduction contributes to improve the subjective quality and coding efficiency. Dedicated hardware solutions for the In-loop filtering step presenting a trade-off between throughput and energy consumption contributes to the consolidation of this new video format in the market. The dedicated hardware designs implemented in this work can process 4K UHD videos (3840x2160 pixels) in real time at 60 frames per second. All architectures were synthesized to ASIC using a 40 nm TSMC library. The DBF design presents a area of 39.35 Kgates with a total power dissipation of 3.96 mW operating at a frequency of 93.31 MHz. The CDEF design presents a area of 185.36 kgate with a power dissipation of 43 mW at a frequency of 93.38 MHz. For the SLRF were developed the two filters that compose it from two independent implementations, one for the Simetric Separable Normalized Wiener Filter (SSNWF) and other for the Dual Self-Guided Filter (DSGF). The SSNWF presents a area of 37.78 kgates and a power dissipation of 26.36 mW at a frequency of 207.03 MHz. The DSGF presents a area of 177.58 kgates and a power dissipation of 120.21 mw at frequency of 212.86 MHz. At the best of the authors’ knowledge, these are the first dedicated hardware solutions targeting the AV1 decoder In-loop filters presented in the literature.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T13:25:21Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Pablo_De_Chiaro_Rosa.pdf: 1380279 bytes, checksum: 55bcd5bd36ca22fed2769cf2bb9035d1 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-05-20T14:24:38Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Pablo_De_Chiaro_Rosa.pdf: 1380279 bytes, checksum: 55bcd5bd36ca22fed2769cf2bb9035d1 (MD5) Made available in DSpace on 2022-05-20T14:24:38Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Pablo_De_Chiaro_Rosa.pdf: 1380279 bytes, checksum: 55bcd5bd36ca22fed2769cf2bb9035d1 (MD5) Previous issue date: 2022-03-04 Sem bolsa A reprodução e transmissão de vídeos digitais de alta definição tem crescido em todo o mundo. Estes vídeos são usados tanto para fins de entretenimento, quanto profissionais e têm na internet a sua principal fonte de propagação. Considerando o volume de informações necessárias para representar um vídeo, o espaço massivo para armazenar as mídias digitais e o enorme tráfego gerado para sua transmissão, se torna imprescindível o uso de técnicas eficientes de compressão de vídeo. Assim, os codificadores de vídeo têm como foco eliminar redundâncias nos dados e reduzir informações que são pouco relevantes para o sistema visual humano. A utilização de codificadores de vídeo padronizados por órgãos de padronização internacionais envolvem, no geral, um custo elevado devido às despesas de direitos de uso. Na tentativa de evitar estes custos, foi fundado o AOMedia, um consórcio do setor da tecnologia que lançou, em março de 2018, a especificação do seu codificador livre destes custos, denominado AOMedia Video 1 (AV1). Contudo, o codificador AV1 alcança elevada eficiência de codificação mas com um aumento significativo no custo computacional, que reflete no tempo despendido para execução da codificação e no consumo de energia relacionado. Este trabalho apresenta uma solução para decisão rápida de modos no processo de predição intra-quadro do codificador AV1, reduzindo o custo computacional envolvido na tomada de decisão do modo preditor através do uso de aprendizado de máquina supervisionado. Modelos baseados em floresta aleatória foram treinados sobre bases de dados criadas a partir dos experimentos realizados com o software de referência do AV1, o libaom. O principal objetivo foi reduzir os modos avaliados na predição intra-quadro, acelerando seu processo de decisão. Com isso foi possível implementar os modelos treinados no codificador e avaliar seus impactos em termos de redução de tempo de execução e de perdas em eficiência de codificação. Como principais resultados, foi possível obter médias de redução de tempo de 44%, com um impacto de 4,6% no BD-Rate. The playback and transmission of high-definition digital videos grows exponentially worldwide. These videos are used for both entertainment and professional purposes and have the internet as their main source of propagation. Considering the volume of information needed to represent a video, the massive space to store digital media and the huge data traffic generated, it is essential to use efficient video compression techniques. In this way, video encoders focus on eliminating data redundancies and reducing information that is of little relevance to the human visual system. The use of video encoders standarized by international standardization organizations, generally involve a high cost due to the expenses of royalties applied. In an attempt to avoid these costs, Aomedia was founded. Aomedia is a technology industry consortium that launches in March 2018 the specification of its royalty-free encoder, called Aomedia Video 1 (AV1). However, this developed format achieves high values of coding efficiency at the same time as it increases the computational costs that reflects the time taken to enconding and the related energy consumption. This work presents a solution for the fast mode decision in the intra-frame prediction process of the AV1 encoder, reducing the computational cost involved in decision-making of the predictor mode, using supervised machine learning. Random Forest-based models were trained on datasets created from the experiments performed in the AV1 reference software, libaom. The main goal was to reduce the modes evaluated in intra prediction, accelarating the decision process. Then, it was possible to implemented the models at the encoder and evaluate the impacts in terms of encoding time reduction and encoding efficiency losses. As a result, it was possible to achieve averages of time savings of 44% with and impact of 4.6% on BD-Rate.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-02-15T11:01:19Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Mario_Saldanha.pdf: 2699814 bytes, checksum: 4b26e4ca1057bfd0301a4cd7511dffec (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-02-16T12:56:40Z (GMT) No. of bitstreams: 2 Tese_Mario_Saldanha.pdf: 2699814 bytes, checksum: 4b26e4ca1057bfd0301a4cd7511dffec (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2022-02-16T12:56:40Z (GMT). No. of bitstreams: 2 Tese_Mario_Saldanha.pdf: 2699814 bytes, checksum: 4b26e4ca1057bfd0301a4cd7511dffec (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2021-12-13 Sem bolsa The Versatile Video Coding (VVC) standard was developed to supply the current demand for the upcoming video applications, enabling higher compression performance than previous video coding standards and high versatility to adapt to different types of applications and videos. VVC brings several innovations and enhancements in the coding modules, including larger block sizes, more flexible block partitioning, more angular intra-frame prediction modes, affine motion compensation, and multiple transform selection. Although VVC can provide a high compression performance, these new tools significantly increased the encoding effort. This Thesis proposes timesaving solutions to reduce the encoding effort of the VVC intra-frame prediction. A performance analysis of VVC intra-frame prediction is firstly presented to identify the most time-consuming modules that must be prioritized to accomplish the objective of this work. Subsequently, timesaving solutions based on heuristic and machine learning approaches are presented regarding different intra-frame prediction steps of VVC encoding, including block partitioning of luminance and chrominance samples, mode selection of luminance samples, and the transform selection of luminance samples. It was possible to achieve between 8.5% and 61.3% of encoding time reduction with Bjontegaard Delta Bit Rate (BDBR) ranging from 0.4% to 2.4%. These solutions presented competitive results when compared to the related works. O padrão de Codificação de Vídeo Versátil, do inglês Versatile Video Coding (VVC), foi desenvolvido para atender a demanda atual relacionada às aplicações de vídeo, fornecendo maior eficiência de compressão quando comparado a padrões anteriores de codificação e alta versatilidade para se adaptar a diferentes tipos de aplicações e vídeos. O VVC insere várias inovações e melhoramentos nos módulos de codificação, incluindo blocos de tamanhos maiores, particionamento de bloco mais flexível, mais modos angulares para a predição intra-quadro, compensação de movimento afim, e seleção múltipla de transformadas. Embora o VVC seja capaz de fornecer alta eficiência de compressão, essas novas ferramentas aumentaram o esforço de codificação significativamente. Esta Tese propõe soluções eficientes para reduzir o esforço de codificação da predição intra-quadro do VVC. Uma análise de performance da predição intra-quadro do VVC é apresentada inicialmente para identificar os módulos que consomem mais tempo e que devem ser priorizadas para alcançar o objetivo do trabalho. Posteriormente, soluções para redução do tempo de codificação baseadas em heurísticas e em aprendizado de máquina são apresentadas, considerando diferentes etapas da predição intra-quadro do codificador VVC, incluindo o particionamento de bloco das amostras de luminância e de crominância, a seleção de modo de amostras de luminância e a seleção de transformada de amostras de luminância. Foi possível alcançar entre 8,5% e 61,3% de redução no tempo de codificação com o Bjontegaard Delta Bit Rate (BDBR) variando de 0,4% a 2,4%. Essas soluções apresentaram resultados competitivos quando comparados aos trabalhos relacionados.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2021-06-24T22:25:39Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Paulo_Henrrik_Ribeiro_Goncalves.pdf: 4401669 bytes, checksum: 87680dedf65bfac933a4045e093ff3a9 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2021-06-24T22:56:10Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Paulo_Henrrik_Ribeiro_Goncalves.pdf: 4401669 bytes, checksum: 87680dedf65bfac933a4045e093ff3a9 (MD5) Made available in DSpace on 2021-06-24T22:56:10Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Paulo_Henrrik_Ribeiro_Goncalves.pdf: 4401669 bytes, checksum: 87680dedf65bfac933a4045e093ff3a9 (MD5) Previous issue date: 2021-04-23 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Novas tendências no cenário de vídeos digitais têm ganhado muita popularidade recentemente, como vídeos de resoluções 4K-8K, vídeos omnidirecionais e conteúdo de tela. Para suportar tais tecnologias, novos codificadores de vídeo têm sido propostos nos últimos anos. Dentre eles, o Versatile Video Coding (VVC) é a nova aposta do Joint Video Experts Team. Lançado em Julho de 2020, o novo padrão obtém uma eficiência de codificação de 33%, quando comparado ao seu antecessor, isto devido às novas ferramentas implementadas, como estruturas de particionamento flexíveis, novas ferramentas de predição intra blocos, conjunto de novas transformadas, entre outras. Entretanto, tal avanço vem ao custo de um aumento expressivo no tempo do codificação. Outra nova ferramenta implementada é a predição affine, que permite a detecção de movimentos não-translacionais durante o processo de predição inter quadros, e portanto, oferece uma eficiência de codificação superior aos padrões anteriores. Entretanto, a predição affine acrescenta um aumento no tempo de processamento da predição interquadros de até 47%, dependendo da configuração utilizada, tornando-se um grande desafio para aplicações que necessitam de uma codificação rápida. Sendo assim, este trabalho propõe um esquema para redução do esforço computacional do codificador de vídeo VVC, através do controle de execução da etapa de predição affine. Chamado de LEAP (do inglês, Learning-based Affine Prediction), o esquema proposto é baseado em aprendizado de máquina, e é capaz de reduzir o tempo total de codificação em 8,49%, e o tempo de codificação do módulo de predição affine em 46,94%, em média, com baixas penalidades na eficiência de codificação. Além disso, por se tratar de um controle de uma das etapas de codificação, o esquema proposto pode ser aliado a outras técnicas de redução de esforço computacional para obter uma redução final ainda mais eficiente. The new trends in digital video technologies, such as 4K-8K resolution, omnidirectional, and screen content, have become popular in video coding scenarios. To support these technologies, new video encoders have been proposed in recent years. The Versatile Video Coding (VVC) is the most recent video coding standard proposed by the Joint Video Experts Team. Released in July of 2020, the new standard achieves a coding efficiency of 33% higher when compared to its predecessor, the HEVC. This efficiency is achieved by implementing new coding tools, such as flexible partitioning tools, new prediction modes for intra-blocks, and new transform modes. However, the implementation of new tools comes at the cost of a significant encoding time increase. Also, to improve the coding efficiency, VVC implements the affine motion estimation, which allows the detection of non-translational transformations during the interframe prediction. However, the affine motion estimation increases the complexity of VVC interframe prediction up to 47% and becomes an obstacle for real-time applications. In this sense, this work proposes a scheme to reduce the complexity of the VVC encoder by the flow control of the steps of affine motion estimation. Named as LEAP (Learning-based Affine Prediction), the proposed scheme is based on machine learning, and, when implemented in the VVC reference software, it is capable of reducing the total encoding time by 8.49%, and the encoding time of the affine motion estimation by 46.94%, on average, with minor penalties in coding efficiency. Besides, LEAP can be combined with other techniques to improve the complexity reduction of VVC.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T01:33:03Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Fabrício_Ferreira.pdf: 8605907 bytes, checksum: a6199b47236895c00c5facedca469286 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2021-01-21T02:16:05Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Fabrício_Ferreira.pdf: 8605907 bytes, checksum: a6199b47236895c00c5facedca469286 (MD5) Made available in DSpace on 2021-01-21T02:16:05Z (GMT). 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Neste cenário, decorre o problema de pesquisa central desta tese: como automatizar o acompanhamento dos perfis da entrega de medicamentos intravenosos? Assim, o objetivo desta tese é a concepção de um sistema para o acompanhamento das entregas de medicamentos intravenosos, de modo a propiciar um registro autônomo dos diferentes perfis dos escoamentos de medicamentos praticados. Nesse sentido, foi proposto o Sistema Inteligente para Supervisão do Perfil Operacional em Dispositivos Intravenosos (SiSPODi), que tem como principais contribuições: (i) a elaboração de uma plataforma de instrumentação coletora de dados reais das infusões intravenosas; (ii) o desenvolvimento do simulador de perfis de infusão, apto a gerar toda a faixa de perfis de entrega de medicamentos praticados por dispositivos de infusão intravenosa; e (iii) a geração de um modelo para inferir o perfil das entregas de medicamentos intravenosos, explorando técnicas de Aprendizagem de Máquina. O SiSPODi foi avaliado por meio de cenários de uso, sendo exploradas suas diferentes funcionalidades. Os resultados alcançados se mostraram promissores, mostrando inferências confiáveis dos perfis de infusão. Além disso, os resultados atingidos podem dar suporte à realização de pesquisas futuras na área, uma vez que um conjunto importante de dados de infusões intravenosas (medidos e simulados) e um simulador de perfis de infusões intravenosas, desenvolvidos no escopo deste trabalho, estão disponíveis em formato livre para a comunidade da área. Como ficará claro no decorrer do texto, esse trabalho tem potencial inovador importante para uma área estratégica na saúde pública. Despite advances in computing applied to health, the administration of intravenous drug deliveries still presents important unsolved demands. Intravenous infusions are present when therapeutic actions of greater precision are needed in terms of the delivered drug concentration during the treatment, as well as in terms of the speed to reach the effective therapeutic region. These procedures are among the most common in hospitals and have the potential to generate a high rate of adverse and dangerous events. Despite this, most intravenous infusions are accompanied by checks carried out manually, thus being subject to failures of different natures. In this scenario, the central research problem of this thesis arises: how to automate the monitoring of intravenous drugs delivery profiles? Thus, the objective of this thesis is the design of a system to monitor the delivery of intravenous drugs, to provide an autonomous record of the different medications flows profiles. In this sense, the Intelligent System for Operational Profile Supervision in Intravenous Devices (SiSPODi) was proposed, whose main contributions are: (i) the elaboration of an instrumentation platform for the acquisition of real data of intravenous infusions; (ii) the development of an infusion profile simulator able to generate the full range of medication delivery profiles practiced by intravenous infusion devices; and (iii) the generation of a model to infer the intravenous drug deliveries profiles, exploring Machine Learning techniques. SiSPODi was evaluated through usage scenarios, exploring its different functionalities. The achieved results were promising, showing reliable inferences from the infusion profiles. In addition, the achieved results can support future research in this area, since an important data set on intravenous infusions (measured and simulated) and an intravenous infusion profiles simulator, developed within the scope of this work, are freely available. As will become clear throughout the text, this work has an important innovative potential for a strategic area in public health.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-11-26T13:36:32Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roger_Endrigo_Carvalho_Porto.pdf: 5198897 bytes, checksum: a517ac30b9285b8eb8b7fc5bd1efe655 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-11-26T13:53:46Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Tese_Roger_Endrigo_Carvalho_Porto.pdf: 5198897 bytes, checksum: a517ac30b9285b8eb8b7fc5bd1efe655 (MD5) Made available in DSpace on 2020-11-26T13:53:46Z (GMT). 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A codificação de vídeo é um exemplo de aplicação que pode ter seu consumo energético reduzido através da inserção de técnicas de computação aproximada, pois a aplicação de computação aproximada nos algoritmos das etapas de predição geralmente resulta em perdas aceitáveis nos resultados de eficiência de codificação. Levando essas questões em consideração, várias soluções de hardware com baixa dissipação de potência foram desenvolvidas e apresentadas nesta tese: uma arquitetura com foco na predição intraquadro, duas arquiteturas com foco na predição interquadros e um operador aritmético escalável. A arquitetura para cálculo de SAD na predição intraquadro é capaz de processar vídeos UHD 8K a 60 quadros por segundo obtendo redução de 27% na potência dissipada e impactos de 0,28% a 1,72% na eficiência da codificação. A primeira solução aproximada para predição interquadros é uma arquitetura para estimação de movimento com baixa dissipação de potência. Os impactos na eficiência da codificação foram de 0,6% a 2,5%, contrastando com redução na dissipação de potência de 7% a 11,5%. A segunda solução é uma arquitetura completa para estimação de movimento. Como resultado, a arquitetura projetada é capaz de processar vídeos UHD 8K em tempo real a uma taxa de 120 quadros por segundo, alcançando a maior taxa de processamento e a maior eficiência energética entre todos os trabalhos relacionados. Por fim, foi desenvolvido um somador escalável em precisão e energia que pode ser configurado para suportar uma grande variedade de pontos de operação de acordo com as necessidades da aplicação alvo. Energy efficiency has become a primary concern in the design of digital systems for multimedia, especially for mobile devices. At the same time, it is a big challenge to develop energy-aware algorithms and low-power hardware architectures while keeping the trade-off with coding efficiency. In this way, a promising approach for the design of energy-efficient digital systems is a paradigm called approximate computing. This approach explores the error-resiliency or error tolerance of some applications. The error tolerance combined with the limitations of the human vision system improves the efficiency of approximate computing in video coding applications. Video coding is an example of application that can be improved in energy efficiency by inserting approximate computing techniques. The introduction of a limited amount of approximate computing in the prediction steps algorithms often results in acceptable quality loss. With this in mind, several hardware solutions with low power dissipation were developed and presented in this Doctoral Thesis: one architecture aiming intraframe prediction, two architectures aiming interframe prediction and a power-precision scalable adder. The solution for intraframe prediction is an energy-quality scalable SAD unit. This architecture is able to process UHD 8K videos at 60 frames per second with power savings of 27% and a slight coding efficiency loss from 0.28% to 1.72%. The first approximate solution for interframe prediction is an architecture for motion estimation with low power dissipation. This architecture reached power savings from 7% to 11.5%. The impacts on the coding efficiency are negligible: between 0.6% and 2.5%. The second architecture is a complete solution for motion estimation. This solution can process UHD 8K videos in real time at 120 frames per second and have the highest throughput and the best result in terms of energy efficiency among all related works. Finally, a power-precision scalable adder has been developed. This operator is a dynamically configurable imprecise adder, supporting a wide range of applications.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-26T13:29:33Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Mateus_Goncalves.pdf: 7377782 bytes, checksum: 74388bffe6c0121e2cfe71cb5bea6151 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-29T12:49:19Z (GMT) No. of bitstreams: 2 Dissertacao_Mateus_Goncalves.pdf: 7377782 bytes, checksum: 74388bffe6c0121e2cfe71cb5bea6151 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-29T12:49:29Z (GMT). No. of bitstreams: 2 Dissertacao_Mateus_Goncalves.pdf: 7377782 bytes, checksum: 74388bffe6c0121e2cfe71cb5bea6151 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-04-08 Fundação de Amparo à Pesquisa do Estado do Rio Grande do Sul - FAPERGS A recente evolução de tecnologias, ferramentas e dispositivos de aquisição e geração de modelos digitais em 3D tem possibilitado o desenvolvimento de aplicações nas áreas de robótica, arqueologia, realidades aumentada, virtual e mista, entre outras. Para representar dados em 3D, tem crescido o desenvolvimento e a utilização do formato de dados conhecido como nuvem de pontos, o qual consiste em um conjunto de pontos tridimensionais que formam a superfície externa de um objeto, servindo para representar tanto imagens estáticas como sequências dinâmicas. Sendo assim, passou a existir a necessidade de se definir padrões de codificação e de compressão de nuvens de pontos, de forma que diversos trabalhos têm sido publicados na área nos últimos anos. Neste contexto, o codec conhecido como Point Cloud Codec (PCC) surgiu como o software de referência na área de codificação de nuvens de pontos. O presente trabalho tem o objetivo de apresentar uma nova técnica de predição intraquadro que explora a redundância espacial existente em cada quadro de nuvem de pontos, verificando a similaridade entre um macrobloco a ser predito em um quadro e seus macroblocos vizinhos e informando, no bitstream codificado, a posição do macrobloco vizinho mais semelhante àquele que está em predição, para que tal informação possa ser utilizada pelo decodificador. O método proposto pode ser aplicado em conjunto com o método de predição intraquadro original do codec PCC, permitindo flexibilidade no processo de codificação para que este se adapte às características da nuvem de pontos. Assim, neste trabalho, foram realizados experimentos práticos com a finalidade de comparar o método proposto com o original em relação à qualidade objetiva de geometria e de textura e à taxa de bits codificados. A técnica proposta permite reduzir a taxa de bits em uma média de 13,74% em relação ao método de predição original do PCC, considerando-se os mesmos valores de qualidade objetiva. The recent evolution of technologies, tools and devices that perform acquisition and generation of 3D digital models has enabled the development of applications in several areas like robotics, archeology and augmented, virtual and mixed reality. In order to represent 3D data, the development and the utilization of the data format known as point cloud has been growing. A point cloud is made of a set of three dimensional points that form the external surface of an object and aims to represent both static images and dynamic sequences. Thus, as there is currently need to define point clouds encoding and compression standards, several works have been published in this area in recent years. In this context, the codec known as Point Cloud Codec (PCC) has emerged as the reference software in the area of point cloud compression. Therefore, this work aims to present a new intraframe prediction technique that explores the spatial redundancy in each point cloud frame by verifying the similarity between a macroblock to be predicted in a frame and its neighboring macroblocks. Then, the proposed scheme includes in the encoded bitstream the position of the most similar neighboring macroblock to the current macroblock; thus, this information can be used by the decoder. The proposed method can be employed together with the original intraframe prediction method of PCC, allowing more flexibility in the encoding process so that it adapts to the characteristics of the point cloud. Thus, in this work, several experiments were performed in order to compare the proposed method with the original PCC method regarding objective quality in terms of geometry and texture and the encoded bitrate. The proposed technique allows reducing the bitrate by 13,74% on average in comparison with the original PCC method, regarding the same objective quality values.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-26T13:51:13Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Murilo_Perleberg.pdf: 10578369 bytes, checksum: 7583d5fe1b6ffacd33baed010f3143a3 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-29T12:49:40Z (GMT) No. of bitstreams: 2 Dissertacao_Murilo_Perleberg.pdf: 10578369 bytes, checksum: 7583d5fe1b6ffacd33baed010f3143a3 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-29T12:49:49Z (GMT). No. of bitstreams: 2 Dissertacao_Murilo_Perleberg.pdf: 10578369 bytes, checksum: 7583d5fe1b6ffacd33baed010f3143a3 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-04-06 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES Currently, there is a growing demand for video streaming through the internet, and also a crescent number of portable devices capable of capture and reproduce those videos. Moreover, the 3D videos allow an improved user experience when compared with traditional videos, since in the 3D videos the scene is simultaneously captured from different points of view. However, due to the amount of data required to represent digital videos, compression techniques are mandatory, which are a series of tools responsible for reducing the redundancies present in video data. In the 3D-High Efficiency Video Coding (3D-HEVC) standard, the most complex tool is the Motion Estimation (ME), while it is also responsible for a huge part of the compression efficiency of this standard. The ME is divided in Integer ME (IME), which performs the comparison a block from the frame being encoded with several candidate blocks from already encoded frames, searching for the candidate block most similar with the block being encoded, and the Fractional ME (FME), which performs a refinement around the candidate result of the IME. By default, the 3D-HEVC adopts the Test Zone Search (TZS) algorithm to select the candidates to be evaluated in the IME, since the TZS evaluates a reduced number of candidates without result in huge losses in image quality when compared with a full search algorithm, which compares all possible candidate blocks. Also, in 3D-HEVC the IME was applied in up to 24 different block sizes. This implies several redundant operations, where parts from a specific candidate can be compared with part of the block being encoded several times, besides a huge memory communication to perform the processing of several block sizes of each candidate block. Aiming at reducing these operation redundancies, it is possible to reuse the operations performed to small block sizes to compose the result of higher block sizes. This strategy also allows data reuse, since it reduces the memory access needed to obtain the samples to process all block sizes. There have only a few works on literature proposing hardware architectures for the IME of the 3D-HEVC standard. Between the IME works of other video coding standards, only a few presents solutions considering data and operations reuse strategies and a fast algorithm as TZS. Therefore, this work presents an IME hardware design adopting the TZS algorithm, with support to all block sizes supported by 3D-HEVC standard and with operations and data reuse strategies to take advantage of already processed operations and reduce the memory communication. The 3D-HEVC IME algorithm was modified aiming at an efficient hardware implementation, and the evaluations show that these modifications present an increase of 9.016% in the BD-rate metric. The developed IME architecture was synthesized for an ASIC with TSMC 40nm standard cells technology, and the results show that the hardware requires 269 K gates, while dissipates 108.48 mW when processing 3 views from different cameras, where each view is composed by the video of the two channels (Texture and Depth Maps) with FHD 1920x1080p resolution with 30 frames per second. The synthesis results have also indicated that the IME hardware design can process up to 3 views with UHD 3840x2160p resolution with 60 frames per second. Moreover, an FME architecture was also presented, which is able to evaluate all possible 48 fractional blocks around the IME result. Atualmente existe uma grande demanda por streaming de vídeos digitais através da internet, além de um crescente número de dispositivos móveis capazes de gravar e reproduzir estes vídeos. Além disso, vídeos em 3 Dimensões (3D) permitem ainda uma experiência maior do usuário se comparado com os videos tradicionais, visto que nos videos 3D a cena é capturada de pontos de vista diferentes. Contudo, devido a grande quantidade de dados necessários para representar os vídeos digitais, técnicas de compressão se tornam obrigatórias, as quais são uma série de ferramentas responsáveis por reduzir as redundâncias presentes nos dados dos vídeos. No padrão 3D-High Efficiency Video Coding (3D-HEVC), a etapa mais complexa é a Estimação de Movimento (ME), a qual é também a etapa responsável por grande parte da eficiência de compressão deste padrão. A ME é divida em Estimação de Movimento Inteira (IME), a qual realiza a comparação de um bloco do quadro que está sendo codificado com diversos blocos candidatos de quadros já codificados em busca do bloco candidato mais similar ao bloco sendo codificado, e a Estimação de Movimento Fracionária (FME), a qual realiza um refinamento sobre o candidato resultante da IME. Por padrão, o 3D-HEVC utiliza o algoritmo Test Zone Search (TZS) para escolher os candidatos a serem avaliados pela IME, visto que o TZS realiza a avaliação de um número reduzido de candidatos sem resultar em grandes perdas na qualidade da imagem quando comparado com o algoritmo de busca completa, que avalia todos os blocos possíveis. Além disso, no 3D-HEVC a ME pode ser aplicada sobre blocos de até 24 diferentes tamanhos. Isso implica na ocorrência de diversas operações redundantes, onde uma parte de um dos blocos candidatos pode ser comparada com uma parte do bloco sendo codificado inúmeras vezes, além de uma enorme comunicação com a memória para realizar o processamento dos diferentes tamanhos de bloco de cada bloco candidato. Visando a redução das operações redundantes, é possível reutilizar as operações realizadas em blocos pequenos para compor o resultado dos blocos maiores. Esta estratégia também permite o reuso de dados, visto que será reduzindo o número de acessos a memória necessários para obter as amostras de todos os tamanhos de bloco. Existem apenas poucos trabalhos na literatura propondo arquiteturas de hardware para a IME do padrão 3D-HEVC. Dos trabalhos de IME para outros padrões de codificação, apenas poucos apresentam soluções considerando estratégias de reuso de dados e operações e um algoritmo rápido como o TZS. Portanto, este trabalho apresenta uma arquitetura de IME adotando o algoritmo TZS, com suporte a todos os tamanhos de bloco suportados pelo 3D-HEVC e utilizando estratégias de reuso de operações para obter vantagem das operações já processados. O algoritmo de IME do 3D-HEVC foi alterado visando uma implementação de hardware eficiente, e experimentos mostraram que essas modificações apresentam um aumento de 9,016% na métrica BD-rate. A arquitetura de IME desenvolvida foi sintetizada para ASIC utilizando a biblioteca de células padrão de 40nm da TSMC, e os resultados mostraram que a arquitetura requer 269 K gates, enquanto dissipa 108,48 mW quando processa 3 vistas de diferentes câmeras, sendo cada vista é composta pelo video dos 2 canais (textura e mapas de profundidade) com resolução de FHD 1920x1080p com 30 quadros por segundo. Os resultados de síntese também mostraram que a arquitetura de IME é capaz de processar até 3 vistas com resolução UHD 3840x2160p e com uma taxa de mostragem de 60 quadros por segundo. Além disso, uma arquitetura de FME também é apresentada, capaz de avaliar todos os 48 possiveis blocos fracionarios ao redor do resultado da IME.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-26T12:52:07Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Iago_Storch.pdf: 7192095 bytes, checksum: 9c638df2d291975c98b3c3799cda8ba2 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-29T12:48:38Z (GMT) No. of bitstreams: 2 Dissertacao_Iago_Storch.pdf: 7192095 bytes, checksum: 9c638df2d291975c98b3c3799cda8ba2 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-29T12:48:49Z (GMT). No. of bitstreams: 2 Dissertacao_Iago_Storch.pdf: 7192095 bytes, checksum: 9c638df2d291975c98b3c3799cda8ba2 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2020-02-07 Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES A projeção equirretangular (ERP) é uma etapa de pré-processamento que permite que vídeos omnidirecionais sejam codificados através de padrões de codificação de vídeo convencionais. Embora ela possibilite a codificação destes vídeos, a projeção ERP gera distorções no vídeo que se manifestam através de esticamentos horizontais nas texturas de algumas regiões do quadro, e estes esticamentos causam comportamentos característicos nas ferramentas de codificação que não são observados durante a codificação de vídeos convencionais. Sendo assim, este trabalho explora as distorções causadas pela projeção ERP para propor um conjunto de técnicas de redução de complexidade para a codificação de vídeos omnidirecionais, tanto durante a predição interquadros quanto intraquadro. As técnicas aplicadas à predição interquadros são denominadas Early Skip, Reduced SR e Reduced FME. A técnica Early Skip consiste em fazer uma decisão prematura pelo modo de codificação skip de acordo com a homogeneidade do bloco, a técnica Reduced SR consiste em limitar horizontalmente a área de busca da estimação de movimento, e a técnica Reduced FME reduz a precisão horizontal da estimação de movimento fracionária. Quando as três são utilizadas simultaneamente, é possível reduzir a complexidade do codificador em 22,84%, em média, com um pequeno impacto na eficiência de codificação. Já as técnicas aplicadas à predição intraquadro são denominadas Reduced Intra Sizes e Reduced Intra Modes. A técnica Reduced Intra Sizes consiste em descartar a avaliação de alguns tamanhos de bloco e a técnica Reduced Intra Modes foi incorporada de outro trabalho, e baseia-se em priorizar os modos de predição intraquadro horizontais. Quando estas duas técnicas são utilizadas simultaneamente, é possível atingir uma redução de complexidade média de 23,09% sem interferir de forma significativa na eficiência de codificação. Todas as técnicas apresentadas – tanto interquadros quanto intraquadro – avaliam a distorção do vídeo para tomar suas decisões. As técnicas desenvolvidas são competitivas com trabalhos da literatura e demonstram que explorar as distorções causadas pela projeção ERP é uma boa alternativa para reduzir a complexidade na codificação de vídeos omnidirecionais sem penalizar a eficiência de codificação significativamente. The equirectangular projection (ERP) is a pre-processing step that allows omnidirectional videos to be encoded through conventional video coding standards. Althought it enables the encoding of such videos, ERP projection inserts distortions in the video as horizontal stretching in the textures depending on the frame region, and such distortions introduce specific behaviors in video coding tools that do not occur when encoding conventional videos. Therefore, this work explores the distortions casued by equirectangular projection (ERP) to propose a set of complexity reduction techniques for the encoding of omnidirectional video, which are applied to both interframes and intraframe prediction. The complexity reduction techniques applied to interframe prediction are named Early Skip, Reduced SR and Reduced FME. The Early Skip technique is based on performing an early decision to employ the skip prediction mode based on the block homogeneity, the Reduced SR technique consists on reducing the width of the search range during motion estimation, and Reduced FME technique is based on reducing the horizontal precision of fractional motion estimation. When these three techniques are employed together, it is possible to achieve, on average, 22.84% of complexity reduction with small coding efficiency penalties. The complexity reduction techniques designed to accelerate the intraframe prediction are named Reduced Intra Sizes and Reduced Intra Modes. Reduced Intra Sizes technique discards the evaluation of unlikely block sizes and Reduced Intra Modes technique is inherited from another work, and consists on prioritizing the selectional of horizontal intra prediction modes. When both intraprediction techniques are employed together, an average complexity reduction 23.09% is observed whereas the coding efciciently is not significantly changed. All designed techniques – both for interframes and intraframe prediction – exploit the ERP distortion throughout the frame to accelerate the encoding properly. In addition, the designed techniques present results competitive with related works and show that it is advantageous to explore the ERP projection distortions to achieve complexity reduction wishout harming coding efficiency significantly.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2020. O contínuo surgimento de novas aplicações de vídeo demanda também o aumento da eficiência da codificação. Entretanto, a lei de Moore é insuficiente para compensar o aumento da complexidade e, portanto, não se pode mais confiar que consiga sozinha viabilizar tais aplicações. Paradoxalmente, a maioria dos métodos para diminuir a complexidade reduzem a eficiência de codificação. A principal contribuição desta tese reside no aumento da eficiência energética da codificação de vídeo sem redução da eficiência de codificação. Por suas complexidades, adotamos a soma das diferenças transformadas absolutas (SATD), uma métrica de distorção baseada na transformada de Hadamard, e a estimação de movimento fracionária (FME), que pode utilizar a SATD em sua execução. Inicialmente, analisamos a eficiência da codificação de ambas através do modelo Bjøntegaard Delta (BD) no software de referência do padrão ?High Efficiency Video Coding? (HEVC). Mostramos que o uso da SATD resulta em Bjøntegaard Delta Bitrate (BD-Rate) de -1,38%, em média e que o uso da FME é de suma importância, uma vez que quando desabilitada aumenta o BD-Rate em 10,89%, em média. A chave para as contribuições principais desta tese é a exploração de propriedades matemáticas da SATD quando usada durante a predição, reduzindo a energia necessária para o seu cálculo. Para tanto, exploramos três técnicas: reúso de cálculo, eliminação sucessiva (SEA), e eliminação da distorção parcial (PDE). Dentre elas, o reúso proporciona simplicidade e efetividade máximas, economizando 2/3 das operações de transformadas. A SEA baseada em SATD é mais simples em sua forma de nível único, mas apresenta uma efetividade inferior àquela de sua versão multinível. Em geral, ambas são capazes de eliminar até 80% dos blocos candidatos. Finalmente, mostramos que a PDE é capaz de reduzir em até 70% o número de blocos necessários. Ainda, apresentamos uma exploração do espaço de projeto de arquiteturas de hardware para a SATD, culminando com uma versão que explora simultaneamente o reúso e a organização do hardware. Tal exploração simultânea resultou em 28% menos área e 32% menos energia consumida do que a exploração somente do reúso. Propomos também, uma arquitetura para FME inicialmente com a soma das diferenças absolutas (SAD), métrica de distorção mais simples do que a SATD. Tal arquitetura é até 46% mais eficiente do ponto de vista energético do que as arquiteturas do estado da arte para o padrão HEVC. Modificamos a arquitetura, e demonstramos que a FME usando SATD demanda 2,6 vezes mais energia do que requerida pela FME usando SAD. Finalmente, desenvolvemos uma versão da arquitetura para FME que usa a SEA e a PDE, a qual resultou em reduções de energia de até 25% com um pequeno sobrecusto de área. Concluímos que as técnicas propostas provêm economias suficientes quando isoladas. Porém, o paralelismo proporcionado pelo hardware dedicado compromete a eficiência das técnicas. Embora as técnicas propostas não sejam suficientes para permitir projetos completos de codificadores com alta eficiência energética, elas certamente contribuem para melhorar a eficiência energética e, portanto, devem ser empregadas. Abstract: The continued emergence of new video applications with ever-increasing resolutions results in a dramatic demand for increased coding efficiency. Meanwhile, embedded video encoders must be energy-efficient to prolong portable devices? battery lifetime. However, Moore?s law is no longer sufficient to compensate for the snowballing complexity increase and thus it cannot be expected anymore to be the sole enabler of those new applications. Moreover, most methods to reduce the computational complexity end up decreasing the coding efficiency. Given such game of trade-offs, the main contribution of this thesis is to improve the energy efficiency of video encoding without reducing coding efficiency. To achieve that, we identified two complex parts of the encoder: the Hadamard-based Sum of Absolute Transformed Differences (SATD), a distortion metric, and the Fractional Motion Estimation (FME), a prediction tool that may adopt the former during its execution. We then analyzed their coding efficiency, in terms of Bjøntegaard Delta Bitrate (BD-Rate), in the High Efficiency Video Coding (HEVC) reference software. We show that using SATD results in -1.38% BD-Rate, on average and that the use of FME is a must, as disabling it increases by 10.89% the average BD-Rate. The key to achieving the main contributions of this thesis was to exploit mathematical properties of the SATD when used during prediction, as to make SATD calculation less energy demanding. For that, we exploited three techniques: calculation reuse, Successive Elimination Algorithm (SEA), and Partial Distortion Elimination (PDE). We evaluated them in terms of simplicity (overhead), effectiveness (capacity do reduce the number of operations), and savings. Among those three techniques, the reuse provides the maximum simplicity and effectiveness, resulting in about 2/3 transform operations saved. The SATD-based SEA is simpler in its single-level form but has smaller effectiveness than its multi-level counterpart. In general, they are able to eliminate up to 80% of candidate blocks, even considering FME solely. Finally, we exploited PDE, that is able to reduce the number of blocks required in up to 70%. Furthermore, we present a design space exploration of SATD hardware architectures that culminate in the design of a hardware that exploits reuse together with the hardware organization. This results in 28% less area and consumes 32% less energy than exploiting reuse alone. We also propose a coding- and energyefficient hardware architecture for FME, initially for the Sum of Absolute Differences (SAD), a distortion metric simpler than SATD. Such architecture is up to 46% more energy-efficient than state-of-the-art ones for the HEVC standard. We also modified our FME architecture, showing that the energy demands of SATD are 2.6× higher than that of SAD. Finally, we adopted the proposed SEA and PDE in such FME hardware, showing that they reduce energy in up to 25% with a small area overhead. We conclude that the proposed techniques provide enough savings when considered isolated. However, dedicated hardware parallelism jeopardizes the efficiency of the techniques. Also, while the proposed techniques are not sufficient to achieve the desired energy efficiency in a video encoder design, they certainly help to improve energy efficiency and should be employed. Moreover, any energy saving technique that does not impose coding efficiency losses deserves high consideration. After all, even when combined with other lossy techniques, they will not result in further degradations to the coding efficiency.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-15T16:56:02Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Luciano_Almeida.pdf: 4704166 bytes, checksum: 07034f6a1143ea756df75a74d71ba50f (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-15T16:59:12Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Luciano_Almeida.pdf: 4704166 bytes, checksum: 07034f6a1143ea756df75a74d71ba50f (MD5) Made available in DSpace on 2022-07-15T16:59:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Luciano_Almeida.pdf: 4704166 bytes, checksum: 07034f6a1143ea756df75a74d71ba50f (MD5) Previous issue date: 2018 Sem bolsa Multimedia applications, such as digital videos, are very popular nowadays, especially on mobile devices. Moreover, there is an expectation of continuous growth of the Internet-based digital videos traffic throughout the next years. Video coders, e.g. the High Efficiency Video Coding (HEVC), are very important in this context as the video coders can rationalize Internet resources by reducing the amount of video-related data flowing through the network. Unfortunately, this data reduction requires a huge computational effort. Thus, hardware accelerators can be used as a feasible solution, providing high-throughput on low-power. The HEVC residual coding loop (RCL), composed of direct transform, direct quantization, inverse quantization, and inverse transform, is a highly-requested stage of video coding standards since it is used multiple times to test several coding modes (CMs). Therefore, the objective of this work is to provide multiple energy/quality-aware dedicated hardware solutions to increase throughput for the components of RCL in HEVC, allowing real time processing of many CM by the RCL. Thus, the HEVC encoder using the presented solutions is expected to be more coding efficient than the ones using the solution proposed by the existing related works. Innovative solutions are proposed in this work to increase throughput, which has direct impact on the coding efficiency in the RCL components, with low power dissipation. A direct DCT was proposed based on the Fast Fourier Transform (FFT), which allows an intensive hardware reuse, and energy-consumption reduction, able to operate up to 2.54 GHz while dissipating 12.33 mW of power; an energy/quality scalable inverse DCT is presented using a bypass engine based on statistical analysis, setting a trade-off between coding-efficiency and energy-efficiency, which operates up to 737.46 MHz and dissipates between 13.87 mW and 16.84 mW; and a project space exploration of quantization architectures is also presented, with power dissipation of 152.13 mW and 31.15 mW at 888.10 Mhz and 1.36 GHz, respectively, including an integrated direct/inverse quantization, which reduces the number of arithmetical operations by integrating direct quantization and inverse quantization, dissipating 369.37 mW at 1.68 GHz. The developed hardware architectures are able to process up to 108, 32, 38, 58, and 72 CM of UHD 4K videos at 60fps for the DCT, IDCT, direct quantization, inverse quantization, and integrated direct/inverse quantization hardware architectures, respectively. When compared with related works, the developed RCL components hardware architectures can operate on higher frequencies, present higher throughputs, and are more energy efficient. Aplicações multimídia, como vídeos digitais, são muito populares hoje em dia, especialmente em dispositivos móveis. Além disso, há uma expectativa de crescimento contínuo do tráfego de vídeos digitais baseados na Internet nos próximos anos. Codificadores de vídeo, como o HEVC (do inglês High-Efficiency Video Coding), são muito importantes neste contexto, pois os codificadores de vídeo podem racionalizar os recursos da Internet reduzindo o tráfego de dados relacionados a vídeos na rede. Infelizmente, essa redução no volume de dados requer um enorme esforço computacional. Assim, o uso de aceleradores de hardware se apresenta como uma solução viável, pela sua capacidade de apresentar alto throughput e baixo consumo energético. O laço de codificação residual do HEVC (RCL, do inglês Residual Coding Loop), composto por transformada direta, quantificação direta, quantização inversa e transformada inversa, é um estágio altamente solicitado de padrões de codificação de vídeo, pois é usado para testar vários modos de codificação. Portanto, o objetivo deste trabalho é fornecer soluções de hardware dedicadas com foco em eficiência energética e no aumento do throughput dos componentes do RCL no HEVC, permitindo que os componentes do RCL possam processar diversos modos de codificação em tempo real. Assim, o codificador HEVC que usa as soluções apresentadas deverá ser mais eficiente em termos de codificação do que os que usam as soluções propostas pelos trabalhos relacionados existentes. Este trabalho propõe soluções inovadoras para aumentar o throughput dos componentes do RCL, com impacto direto na eficiência de codificação e baixa dissipação de energia. A DCT, proposta com base na Transformada Rápida de Fourier (FFT, do inglês Fast Fourier Transform), permite a reutilização intensiva de hardware e redução de consumo de energia, sendo capaz de operar a até 2,54 GHz enquanto dissipa 12,33 mW de potência; uma IDCT com compromisso entre energia e qualidade é apresentada usando um mecanismo de bypass com base em análise estatística, estabelecendo um compromisso entre eficiência de codificação e eficiência energética, opera até 737,46 MHz e dissipa entre 13,87 mW e 16,84 mW; uma exploração do espaço de projeto de arquiteturas de quantização também é apresentada, com uma dissipação de potência entre 152,13 mW e 31,15 mW a 888,10 Mhz e 1,36 GHz, respectivamente; um módulo integrado de quantização direta e inversa que reduz o número de operações aritméticas integrando quantização direta e quantificação inversa, dissipando 369,37 mW a 1,68 GHz. As arquiteturas de hardware desenvolvidas são capazes de processar até 108, 32, 38, 58 e 72 modos de codificação de vídeos UHD 4K a 60fps para DCT, IDCT, quantização direta, quantização inversa e a arquitetura integrada de quantização direta e inversa, respectivamente. Comparado aos trabalhos relacionados, as arquiteturas de hardware dedicadas para os componentes da RCL operam com frequências mais altas, apresentam throughputs maiores e são mais eficientes energeticamente.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-11T15:37:06Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Dieison_Soares_Silveira.pdf: 1842729 bytes, checksum: 150f9a585ff63c7b5d4c68425b8cb28f (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-14T22:14:42Z (GMT) No. of bitstreams: 2 Dissertacao_Dieison_Soares_Silveira.pdf: 1842729 bytes, checksum: 150f9a585ff63c7b5d4c68425b8cb28f (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2022-07-14T22:14:42Z (GMT). No. of bitstreams: 2 Dissertacao_Dieison_Soares_Silveira.pdf: 1842729 bytes, checksum: 150f9a585ff63c7b5d4c68425b8cb28f (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015 Sem bolsa Os sistemas de codificação de vídeo atuais vêm exigindo uma largura de banda com a memória cada vez maior para codificar um único quadro do vídeo. Isso acontece principalmente devido ao grande aumento nas resoluções dos vídeos digitais, bem como às novas ferramentas de codificação utilizadas pelos codificadores. Entre os principais módulos dos codificadores de vídeo atuais, o módulo que mais acessa a memória é a Estimação de Movimento (ME). A ME exige uma grande largura de banda de memória, a qual é utilizada para ler e escrever os quadros de referência na memória. Esse processo acaba gerando um elevado consumo de energia, uma vez que os acessos à memória externa são as operações que exigem mais potência nos sistemas digitais atuais. Esse problema torna-se mais evidente quando dispositivos alimentados por bateria são considerados. Nesse sentido, este trabalho propõe soluções algorítmicas e arquiteturais para a compressão de quadros de referência antes de serem enviados à memória, desta forma, reduzindo os acessos à memória e a largura de banda de memória necessária durante o processo de ME. Neste trabalho foram desenvolvidas três soluções: o DRFC (Differential Reference Frame Coder), o DRFVLC (Differential Reference Frame Variable-Length Coder) e o DDRFVLC (Double Differential Reference Frame Variable-Length Coder). Todas essas soluções apresentam o mesmo fluxo de funcionamento, aplicando uma codificação diferencial sobre as amostras originais, seguida de codificação de entropia. A principal diferença entre elas está na quantidade de codificações diferenciais utilizadas e na abordagem utilizada para a codificação de entropia. As soluções desenvolvidas atingem altas taxas de compressão e consequentemente, de redução de largura de banda de memória. Essas soluções atingem uma taxa de compressão de 50% a 70%, sendo essa a maior taxa de compressão entre todos trabalhos estado da arte encontrados na literatura. Arquiteturas de hardware para os três algoritmos, incluindo os módulos codificador e decodificador, também foram desenvolvidas. As arquiteturas foram descritas em VHDL e sintetizadas para ASIC em standard cells. A síntese foi gerada para duas tecnologias, 180nm e 65nm, e para duas frequências de operação, 62,5MHz e 250MHz. Os resultados de síntese das arquiteturas mostraram que o DDRFVLC é a solução mais eficiente, dissipando uma potência de 1,13mW na codificação de vídeos HD 1080p e 3,25mW para vídeos UHD 4K. Este overhead é insignificante, uma vez que essa solução atinge uma redução de consumo de energia de 90,36mJ (65,14%) a partir da redução dos acessos à memória externa. Current video coding systems require a growing external memory bandwidth to encode a single video frame. This is happening because there is a large increase in the digital videos resolutions, as well as the new coding tools used by encoders. Among the main modules of the current video encoders, the module that performs more memory accesses is the Motion Estimation (ME). The ME requires a large memory bandwidth, which is mostly used for read and write the reference frames in the memory. This operation generates high energy consumption, since memory accesses are one of the main power demanding elements in current digital systems. This problem becomes more evident when battery-powered devices are considered. In this sense, this dissertation proposes algorithmic and architectural solutions for the reference frames compression before they are sent to memory. In this sense, this dissertation proposes algorithmic and architectural solutions for the reference frame compression before they are sent to memory. Thus, reducing the memory accesses and the memory bandwidth for the ME process. In this work, three solutions were developed: DRFC (Differential Reference Frame Coder), DRFVLC (Differential Reference Frame Variable-Length Coder), and the DDRFVLC (Double Differential Reference Frame Variable-Length Coder). All of these solutions follow the same operating flow, differential coding followed by entropy coding. The difference between them is the amount of differential coding used and the entropy coding. The solutions developed achieve high compression rates and high memory bandwidth reduction. These solutions achieve a compression ratio from 50% to 70%, outperforming any lossless reference frame compressor available in the current literature. The hardware architectures for the three algorithms, including the encoder and decoder modules, have been developed. These architectures were described in VHDL and synthesized for ASIC standard cells. The synthesis was done for technologies, 65nm and 180nm, and two operating frequencies, 62.5MHz and 250MHz. The architectures syntheses results shown that DDRFVLC is the most efficient solution, with a power dissipation of 1.13mW to encode HD 1080p videos, and 3.25mW to UHD 4K videos, which is a negligible overhead, since this solution reaches energy savings of 90.36mJ (65.14%) from the external memory access.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-11T15:48:02Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Fabiane_Rediess.pdf: 805864 bytes, checksum: 3f9de9dcfb0b1658e86291a14f508515 (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-14T22:14:53Z (GMT) No. of bitstreams: 2 Dissertacao_Fabiane_Rediess.pdf: 805864 bytes, checksum: 3f9de9dcfb0b1658e86291a14f508515 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2022-07-14T22:14:53Z (GMT). No. of bitstreams: 2 Dissertacao_Fabiane_Rediess.pdf: 805864 bytes, checksum: 3f9de9dcfb0b1658e86291a14f508515 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015 Sem bolsa O processo de filtragem na codificação de vídeos é uma ferramenta relevante devido ao seu objetivo que é o de suavizar artefatos inseridos pelas demais etapas da compressão qualificando a percepção visual dos vídeos codificados. O padrão High Efficiency Video Coding (HEVC) trouxe a proposta de dois novos filtros para o Inloop Filter, o Adaptive Loop Filter (ALF) e o Sample Adaptive Offset (SAO), que são o foco deste trabalho. Apenas o filtro SAO foi inserido na versão final do padrão, mas com o objetivo de melhor explorar as potencialidades do ALF, ele também foi inserido na investigação apresentada neste trabalho. É apresentada inicialmente uma revisão bibliográfica destes dois filtros e após este embasamento teórico, é realizada uma análise dos algoritmos destes filtros buscando simplificações que resultassem em uma redução da complexidade computacional, objetivando a sua implementação em hardware. O filtro ALF envolve uma série de operações matemáticas com dados em ponto flutuante, ponto crítico para uma implementação em hardware. Portanto, a simplificação proposta foi a substituição destas operações em ponto flutuante por operações em ponto fixo. Os resultados dos experimentos mostraram que o impacto desta simplificação é um aumento de apenas 0,05% no bitrate para manutenção da mesma qualidade em comparação à aplicação do ALF com dados em ponto flutuante. Entretanto, a simplificação ainda alcança uma redução de 3,38% no bitrate quando comparado a não aplicação do ALF. Foram propostas ainda, neste trabalho, arquiteturas para os núcleos do ALF das versões 3 e 5 do HEVC Test Model (HM), além de uma versão configurável da versão 3 do HM, em que a arquitetura usa a mesma estrutura para processar qualquer um dos três formatos de filtro. Resultados de síntese para FPGA mostraram que estas arquiteturas alcançaram uma taxa de processamento mínima de 30 quadros UHD 4K por segundo. Para o SAO, além da simplificação baseada na substituição dos dados em ponto flutuante por dados inteiros, propôs-se também a utilização de precisão fracionária com ponto fixo. Outra simplificação proposta para o SAO foi a eliminação de multiplicadores e divisores completos através da aplicação da técnica de loop unrolling à função de custo interna do SAO. Os resultados demonstraram que, com a utilização de dados inteiros, há um aumento no bitrate de aproximadamente 0,05% e para dados utilizando ponto fixo com precisão fracionária de 8 bits, houve um ganho de 0,0005% no bitrate para manutenção da mesma qualidade. Com base nestas simplificações, foi proposta uma arquitetura para a função de custo, a qual alcançou uma taxa de processamento de 1.634 quadros UHD 4K por segundo. Também foi proposta uma arquitetura para a realização das etapas de classificação e levantamento estatístico necessárias para a geração dos offsets. Esta arquitetura alcançou uma taxa de processamento de 45 quadros UHD 4K por segundo. The filtering process has been an important tool to the video coding since it intends to reduce visual artifacts introduced by the other codification steps, increasing the perceptual quality of the encoded videos. The High Efficiency Video Coding (HEVC) brought a proposal of two new filters inside the In-loop Filter, the Adaptive Loop Filter (ALF) and Sample Adaptive Offset (SAO) which are the focus of this work. Only the SAO filter was inserted in the final standard version but intending to better explore the ALF features it was also included in the investigation presented in this work. This text initially brought a theoretical discussion about these filters and after that we analyzed the filters algorithms in order to simplify them focusing on hardware implementations. The ALF filter involves a series of mathematical calculations on floating point data, which is a critical point for hardware implementations. Therefore, the proposed simplification was to replace these data with integer data. The results of the experiments showed that the impact of this simplification represents an increase of only 0.05% in the bitrate to maintain the same quality when compared to the original ALF execution. However, the simplified algorithm achieves a reduction of 3.38% in the bitrate when compared to a video encoding with the ALF filter disabled. This work also proposed architectures to the ALF cores considering the versions 3 and 5 of the HEVC Test Model (HM) software, and also a configurable version considering the version 3 of HM. In this last case, the architecture uses the same structure to process any of the three filter shapes. The architectures were synthesized to Altera FPGAs and the results shown that the hardwares achieved, at least, a processing rate of 30 UHD 4K frames per second. The SAO filter algorithm was also simplified using integer and fixed point data instead of floating point data. Another simplification proposed was the elimination of full multipliers and dividers applying a loop unrolling technique to the SAO internal cost function and converting these operations in shift-adds. The results showed that the use of the simplifications using integer data caused a bitrate increase of 0.05%. The results also showed a bitrate reduction of 0.0005% when using fixed point data with an 8-bit precision. Based on these simplifications, we proposed an architecture for the SAO internal cost function, which reached a processing rate of 1,634 UHD frames per second. It was also proposed an architecture to perform the classification and statistical collection, in order to allow the offsets generation. This architecture was developed to consume only one sample per cycle and it reached a processing rate of 45UHD 4K frames per second.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-15T14:58:49Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Gustavo_Sanchez.pdf: 3769279 bytes, checksum: 6e7a4894d0257d068781cdd9288d1a1a (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2022-07-15T16:58:25Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Gustavo_Sanchez.pdf: 3769279 bytes, checksum: 6e7a4894d0257d068781cdd9288d1a1a (MD5) Made available in DSpace on 2022-07-15T16:58:25Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Gustavo_Sanchez.pdf: 3769279 bytes, checksum: 6e7a4894d0257d068781cdd9288d1a1a (MD5) Previous issue date: 2014 Sem bolsa Esta dissertação apresenta um esquema de redução de complexidade para a predição intra-quadro de mapas de profundidade no padrão 3D High Efficiency Video Coding (3D-HEVC), chamada DMMFast (Depth Modeling Modes Fast Prediction). O 3D-HEVC introduziu um novo conjunto de ferramentas na codificação de mapas de profundidade (vistas que indicam a distância entre os objetos e a câmera), ocasionando uma elevação na complexidade computacional. Esse aumento resultou em novos desafios de pesquisa para a redução de complexidade. O DMMFast é um esquema composto de dois algoritmos, também desenvolvidos neste trabalho: o Simplified Edge Detector (SED) e o Gradient-Based Mode One Filter (GMOF). O SED classifica os blocos que devem ser codificados utilizando apenas os modos intra tradicionais, removendo avaliações desnecessárias dos novos modos, chamados de Depth Modeling Modes (DMM), que apresentam elevado custo computacional. O GMOF visa reduzir a complexidade do DMM 1, o mais complexo dentre os novos modos de predição, aplicando um filtro de gradientes nas bordas do bloco e determinando as posições mais promissoras para serem avaliadas pelo DMM 1. Avaliações em software demonstram que o DMMFast é capaz de atingir uma redução de complexidade (tempo de codificação) de 24,5% na predição de mapas de profundidade, sem afetar a qualidade das vistas sintetizadas. Considerando o cenário All Intra, o DMMFast é capaz de atingir, em média, uma redução de complexidade de 64% na codificação dos mapas de profundidade. Uma avaliação subjetiva de qualidade também foi realizada cujos resultados demonstram que a técnica proposta insere perdas de qualidades desprezíveis no vídeo codificado. This work presents a complexity reduction scheme for the depth maps intra-frame prediction of the 3D High Efficiency Video Coding (3D-HEVC), called DMMFast (Depth Modeling Modes Fast Prediction). The 3D-HEVC introduces a new set of specific tools for depth map coding, inserting additional complexity to intra prediction, which increases the computational complexity. This increase in complexity results in new challenges in terms of complexity reduction. Therefore, this work presents the DMMFast, a scheme composed of two new algorithms: the Simplified Edge Detector (SED) and the Gradient-Based Mode One Filter (GMOF). The SED classifies the blocks that are likely to be better predicted by the traditional intra modes, avoiding the evaluation of the new modes, called Depth Modeling Modes (DMM), which represents a high computational complexity in the 3D coding. The GMOF is focused on reducing the DMM 1 complexity, the most complexity mode inserted in 3D-HEVC, applying a gradient-based filter in the borders of the block and predicts the best positions to evaluate the DMM 1. Software evaluations showed that DMMFast is capable to achieve a time saving of 24.5% on depth maps prediction, without affecting the quality of the synthesized views. Considering the All Intra setting, the DMMFast is capable to achieve, in average, a time saving of 64% for depth maps coding. Subjective quality assessment was also performed, showing that the proposed technique inserts minimum quality losses in the final encoded video.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-02T18:08:56Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Henrique_Avila_Vianna.pdf: 1579455 bytes, checksum: a126c83b12aa2c7fbf56b62308d0fa8e (MD5) Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2020-06-04T01:44:20Z (GMT) No. of bitstreams: 2 Dissertacao_Henrique_Avila_Vianna.pdf: 1579455 bytes, checksum: a126c83b12aa2c7fbf56b62308d0fa8e (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Made available in DSpace on 2020-06-04T01:46:13Z (GMT). No. of bitstreams: 2 Dissertacao_Henrique_Avila_Vianna.pdf: 1579455 bytes, checksum: a126c83b12aa2c7fbf56b62308d0fa8e (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2012-11-12 A Transformada Rotacional (ROT) é uma das novas ferramentas propostas para o padrão emergente de codificação de vídeo HEVC. O objetivo desta ferramenta de codificação é obter maior compactação da energia presente na matriz de coeficientes da transformada principal, melhorando a eficiência da codificação de entropia e minimizando o erro de quantização. Arquiteturas de hardware dedicadas à codificação e decodificação de vídeo são essenciais para garantir o desempenho necessário com baixo consumo de energia e potência, fatores especialmente críticos em dispositivos móveis e portáteis. Este trabalho apresenta uma investigação da ROT com foco no desenvolvimento de soluções em hardware para esta transformada. O trabalho detalha a exploração algorítmica realizada para simplificar as equações, visando a implementação em hardware. São apresentadas três versões arquiteturais para as transformadas ROT direta e inversa, gerando diferentes alternativas de desempenho em termos de taxa de processamento e consumo de hardware. As arquiteturas foram descritas em VHDL e sintetizadas para um FPGA da família Stratix III. Os resultados mostram que todas as versões da arquitetura são capazes de processar vídeos até a resolução 4K UHD (3840x2160 pixels) a 30 quadros por segundo. A versão com a maior taxa de processamento obteve uma frequência máxima de operação de 215,01 MHz. Essa versão da arquitetura atinge uma taxa de processamento de 1,72 bilhão de amostras por segundo, permitindo o processamento de vídeos até a resolução 8K UHD (7680x4320 pixels) a uma taxa de 30 quadros por segundo. The Rotational Transform (ROT) is one of the novel tools proposed for the HEVC emergent video coding standard. The main goal of this coding tool is to achieve higher energy compaction of the main transform coefficient matrix and thus improve entropy coding and minimize quantization error. Dedicated hardware architectures for video coding and decoding are essential to guarantee the necessary performance with low power and energy consumption, which are especially critical resources on portable and mobile devices. This work presents an investigation of the ROT focusing on the development of hardware solutions for the transform. The work explains in details the algorithmic exploration targeting hardware implementation. Three architectural versions are presented for the forward and inverse ROT transforms, generating different performance alternatives considering processing rate and hardware consumption. The architectures were described in VHDL and synthesized for a Stratix III FPGA. Results show that all versions of the architecture are capable of processing videos up to the resolution 4K UHD (3840x2160 pixels) at 30 frames per second. The version with the highest processing rate achieved a maximum operation frequency of 215.01 MHz. This version of the architecture reaches a processing rate of 1.72 billion samples per second, allowing it to process videos up to the resolution 8K UHD (7680x4320 pixels) at 30 frames per second.