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The objective of this thesis is to design an Analog-to-Digital Converter (ADC) for high portability audio applications, such as USB-C, Wi-Fi or Bluetooth. An example can be a microphone for conferences. For this kind of applications, targeting a high dynamic range and low power consumption, a continuous-time sigma-delta modulator seems to be the best choice.However, this kind of solution is severely impacted by clock jitter noise. Furthermore, a quartz-less clock is preferred in order to lower even more the power consumption, but this kind of clock generation circuit is known to have poor jitter performance too. The combination of the two reveals a scenario where an even more severe degradation is expected to be caused by jitter overall. There exist, however, techniques to reduce the impact of jitter on a continuous-time sigma-delta modulator.The state of the art does not contain any work combining a continuous-time sigma-delta modulator and a quartz-less clock generation circuit, as well as it does not exist any quantitative jitter simulation model. The latter is extremely important to face this scenario, as sizing the circuit dedicated to jitter reduction can be carried out only with an accurate and quantitative inspection. This process revealed the feasibility of the project and its convenience under the point of view of power and surface consumption.To further improve the latter two aspects, along with keeping the design as simple as possible, a single-bit quantizer and a low sampling frequency have been chosen. This implies that the order of the internal loop filter has to be high, in particular a fourth order was used. Assuring stability of the modulator becomes then of primary importance, in particular given that a FIR-DAC is present in the feedback path of the loop filter.There exist no mathematical proof for stability criteria in the state of the art for what concerns modulators of order higher than two. An instability may occur if an ill signal or noise is injected in the modulator, which bring the internal states to subsequently assume values that the modulator itself is no more capable to compensate. The consequence is that the internal states evolve towards a periodic pattern on which the modulator is locked indefinitely. This pattern, of course, does not represent the input signal and never again will the modulator be able to, unless it is reset to a favorable initial condition again.A solution preventing the modulator to enter an instability region is then mandatory. Furthermore, this solution should be able, in case of a signal impossible to manage was injected in the modulator, to represent the input signal correctly again within some samples. In this way, any abrupt sound will be at a frequency sufficiently high, in order not to be heard by human ear.A quantitative jitter model to accurately verify the capability of the jitter reducing technique used and an empirical method ensuring stability are the two main innovations presented in this thesis. They have been analyzed in detail while designing a single bit, fourth order continuous-time sigma-delta modulator, which has been fabricated on silicon in HCMOS9A technology and measured in laboratory., L’objectif du projet de thèse est de réaliser un Convertisseur Analogique-à-Numerique (CAN, ou ADC en anglais) pour applications audio à portabilité élevée, telles que USB-C, Wi-Fi ou Bluetooth, par exemple un microphone pour conférences. Pour ce type d'applications, qui visent une haute-dynamique et des très faibles consommations, un convertisseur sigma-delta à temps continu semble être le meilleur choix.Toutefois, le bruit au repos de ce type d’ADC est impacté par le bruit d’horloge.Le problème est amplifié du fait que la synthèse d’horloge, en visant également des faibles consommations, est réalisée en ayant comme référence un oscillateur intégré et non pas un quartz, qui est connu pour avoir des faibles performances en bruit d'horloge notamment.Il est toutefois possible de réduire l’impact du bruit d’horloge sur des structures à temps continu grâce à des circuits de contre-réaction.Selon les recherches bibliographiques, aucun travail n’a été effectué en utilisant une référence sans quartz avec un Sigma-Delta en temps continu d’ordre élevé.Il a aussi été tout de suite dévoilé le fait qu’il n’existe pas dans la littérature un modèle quantitativement fidèle pour la simulation du bruit d’horloge, ce qui est extrêmement important : vue la situation, il y a besoin d’un modèle très fin pour pouvoir quantifier l’impact du bruit d’horloge et l’efficacité des contre mesures connues.Il faut pouvoir tester le dimensionnement de ces dernières en vérifiant que la solution soit d’abord faisable, puis convenable sous le point de vue de la consommation en puissance et surface.Toujours pour garder la conception simple et moins coûteuse en puissance et surface, le choix d'un quantificateur mono-bit ainsi qu'une fréquence de suréchantillonnage basse a été choisie.Toutefois, cela implique que l'ordre du modulateur sera élevé, notamment un quatrième ordre.Il est donc aussi important de vérifier que la stabilité soit garantie, surtout avec la présence du FIR-DAC qui rajoute des délais dans la transmission des signaux rebouclées.Dans la littérature, il n’y a pas de critère de stabilité décrit pour les modulateurs d’ordre supérieurs à deux. Une situation d'instabilité peut être déclenchée par des signaux ou bruits injectés dans la structure qui amènent les états internes dans des combinaisons que la structure même n’est plus capable de compenser. Comme conséquence les états internes évoluent vers un pattern périodique où le modulateur se bloque définitivement. Ce dernier ne décrit carrément pas le signal d’entrée et ne pourra plus le faire, au moins que le modulateur soit redémarré dans des conditions opportunes.Il faut donc explorer une solution qui permette d’empêcher le modulateur d’entrer dans des zones d’instabilité. En plus, lors d’un signal ou bruit qui normalement n’est pas gérable est injectée puis cesse d’exister, il faut que cette solution permette de représenter le signal d’entrée original correctement dans des délais de quelques échantillons. De cette manière, un éventuel son abrupte sera à une fréquence suffisamment élevée de ne pas pouvoir être entendu par l’oreille humaine.Les deux aspects innovant principaux, c'est-à-dire, la gestion du bruit d'horloge et de la stabilité, ont été analysés en détail pendant la conception d'un modulateur sigma delta à temps continu mono-bit d'ordre quatre, qui a été ensuite réalisé sur silicium en technologie HCMOS9A et testé en laboratoire.

The fifth-generation mobile network, or 5G, will become a standard for nearly all forms of wireless communication. In that purpose, it will use a larger part of the spectrum. The sub-6GHz 5G is currently being deployed. The millimeter wave spectrum exploitation will start in the coming years. This part of the spectrum is envisioned to provide enhanced Mobile Broad Band (eMBB) over small areas. Theseaccess points with limited coverage are called small-cells and are the focus of this manuscript. More specifically, the challenges of base station receivers for these small cells in the 28GHz band will be studied. This work is divided into three parts. First, the system is analyzed to establish the receiver requirements. Second, these requirements are used to propose an innovative receiver’s architecture. Finally, an implementation of the proposed architecture is described and evaluated.The system analysis starts from 5G’s Key Performance Indicators (KPI). A system architecture in line with these KPI is established and becomes the basis to evaluate the receiver’s requirements in a multiple operator scenario. One specific trait of the receiver is its beamforming ability using a large antenna array. While this approach has the potential to deliver the desired performances, it also increases the receiver’s complexity. The system has many parameters (number of antennas, array topology, …), leading to many possible configurations. Finding the optimal configuration is very challenging. To alleviate this problem, as many parameters as possible were fixed, based on practical considerations. This significantly reduces the size of the problem and simplifies the analysis.Beamforming consists in combining the signals from multiple antennas, to receive only the radio waves from a given direction, forming a beam in that direction. Prior to recombination, the signals must be delayed and weighted. The domain where these operations are performed defines the receiver architecture. When in the analog domain, it is analog beamforming. When in the digital domain, it isDigital Beamforming (DBF) and when in both domains, it is hybrid beamforming. DBF offers the best performances but has the most challenging RF front end implementation, requiring a full receiver per antenna. The proposed analysis shows that the performances required for these individual receivers are significantly relaxed, the challenge laying more on the digital side, due to the large amount of data to process in a short time.Hence, receivers benefiting from relaxed requirements, while reducing the digital processing were investigated. Using band pass Sigma-Delta Modulators (SDM) for analog to digital conversion can reduce the digital processing, thanks to its oversampling and low-resolution output. The former provides a nearly free delay by just selecting the samples. The later provides a cheap multiplexer-based multiplication. To simplify the receiver as much as possible, RF sampling was investigated, where the receiver is reduced to the SDM. This was made possible by using a sub-sampling approach. Even though, the sampling frequency remains high, and closing the loop and compensating for Excess Loop Delay (ELD) are very challenging. One major result was to show that some sub-sampling SDM couldbe made ELD compensation free and provide more than one clock cycle to close the loop. This allows for a two-times interleaved quantizer and is a key enabler.In addition to the interleaved quantizer, the proposed implementation features transformer-based resonators. The additional degree of freedom offered by the ratio between the primary and secondary inductances is very useful to improve power efficiency. While simulation results are below expectation, they are good enough for a proof of concept. A test chip integrating 8 parallel receivers was send for fabrication in a CMOS 28nm FDSOI process from STMicroelectronics and is yet to be tested., Le réseau mobile de cinquième génération, ou 5G, tend à devenir le standard pour l’ensemble des communications sans fil. Il utilisera une plus grande portion du spectre. Les déploiements actuels se concentre sur la bande sous 6GHz. L’exploitation du spectre millimétrique commencera elle dans les années à venir. Il servira à fournir un service mobile large band amélioré sur de petites surfaces. Cespoints d’accès à couverture limitée s’appellent petite cellule et sont le sujet de ce travail de thèse. Le coeur de l’étude porte sur le récepteur de ces petites cellules, dans la bande à 28GHz. Elle se divise en trois parties. Une analyse système permettant d’établir les spécifications du récepteur, la proposition d’une architecture de récepteur innovante et une description et une évaluation de l’implémentation proposée.L’analyse système se base sur les indicateurs de performance clés de la 5G. En partant d’une architecture en ligne avec ces indicateurs, on dérive les spécifications requises du récepteur dans un scénario multi-opérateur. Une caractéristique spécifique de ces récepteurs est leur capacité à former des faisceaux à l’aide de larges tableaux d’antennes. Bien que cette approche ait le potentiel pour satisfaireles objectifs de la 5G, elle est plus complexe. Les nombreux paramètres (nombre d’antennes, topologie du tableau, …) engendrent beaucoup de configurations possibles et trouver l’optimum devient difficile. Une solution est de fixe un maximum de paramètres sur la base de considérations pratiques, permettant une analyse simplifiée.La formation de faisceaux se fait par la combinaison des signaux de plusieurs antennes pour recevoir les ondes provenant d’une direction privilégiée. Avant cette combinaison, les signaux sont retardés et pondérés. Le domaine dans lequel ces opérations sont faites défini l’architecture du récepteur. Si elles s’opèrent dans les domaines analogique, numérique ou une combinaison des deux, on parle de formation de faisceaux analogique, numérique ou hybride. L’approche numérique est la plus performante, mais la plus difficile à implémenter. Il faut une chaine complète de réception par antenne. L’analyse proposée montre que les performances requises pour ces récepteurs individuels sont relâchées, et que le défi se trouve dans la gestion en temps réel des données numériques.Ainsi, les récepteurs permettant une réduction du traitement numérique furent investigués. L’utilisation de Modulateurs Sigma-Delta (MSD), pour la conversion analogique numérique, peut réduire le traitement numérique, grâce à leur sur-échantillonnage et leurs signaux de sortie de faible résolution. L’un permet la réalisation d’un retard presque gratuit en sélectionnant les échantillons. L’autre fourni une multiplication bas coût, à base de multiplexer. Pour simplifier le récepteur, l’échantillonnage direct du signal RF fut investiguée. Le récepteur est alors réduit au MSD. C’est rendu possible grâce au souséchantillonnage.La fréquence d’échantillonnage reste élevée, et la fermeture de la boucle ainsi que la compensation du Retard de Boucle (RB) reste un défi. Un résultat majeur fut de montrer que certain MSD sous-échantillonnés pouvaient être réalisé sans compensation du RB et avec un temps de fermeture de boucle supérieure à une période d’horloge. Cela permet l’utilisation d’un quantificateur deux fois entrelacé en temps, et rend cette approche réalisable.En plus du quantificateur entrelacé, l’implémentation proposée présent des résonateurs à base de transformateurs. Le degré de liberté offert par le rapport entre les inductances du primaire et du secondaire est très utile pour améliorer la consommation énergétique. Bien que les résultats de simulations soient moins bons qu’escompté, ils sont suffisamment bons pour établir une preuve de concept. Une puce de test intégrant 8 récepteurs en parallèle fut envoyée en fabrication dans un procédé CMOS 28nm FDSOI de STMicroelectronics et reste à être mesuré.

Current integrated cyber-physical systems combine digital and analog components that interact and create complex system behavior. The digital components can be hardware and software; the analog components can be electrical, mechanical, etc. Their integration has safety-critical applications in aerospace, automotive, defense, and other industries. Designers must assure safe and predictable functioning within constrained design budgets and short time-to-market intervals. To this end, they rely on modeling and simulation.However, cyber-physical system simulation is prone to accuracy and speed problems. The simulation of digital components is based on discrete events (DE) and it progresses by discrete timesteps. The simulation of analog components is based on continuous-time (CT) differential equations and it progresses in a time continuum. Despite different time representations, data must be transmitted between both domains at precise instants (synchronization). One solution is fixed-step synchronization, which occurs at regular and statically user-defined timesteps. But it raises a dilemma: either the timestep is small, the simulation accurate but slow, or the timestep is large, the simulation possibly inaccurate, but fast. CT/DE synchronization has a vast impact on simulation accuracy and speed.The purpose of this thesis is to accelerate the simulation of combined CT/DE models. To this aim, we propose a sequential direct CT/DE synchronization algorithm that makes the CT and DE domains interact by events. Synchronization takes place only at the event notification times, preserving accuracy and improving speed when compared to fixed-step approaches.However, direct synchronization increases the modeling costs: it requires the CT components to communicate only by events. To address this issue, we also propose a modeling interface that can be automatically defined by a CT model of computation. This enables designers to specify models only by interconnecting primitives. Some primitives can consume and generate events. Such models take a graphical representation form, e.g., electrical circuits, and simulate on top of our algorithm with high accuracy and speed.Last, based on our sequential approach, we propose a parallel direct CT/DE synchronization algorithm for the simulation of models containing multiple CT components. Our solution groups these components, synchronizes their execution, and simulates them in parallel. It improves simulation speed when compared to our sequential algorithm, which already shows an important speed-up when compared to fixed-step approaches.Combined CT/DE modeling and simulation with high accuracy and speed is an aid to the design of high confidence and performant complex cyber-physical systems while maintaining short design cycles and reduced costs., Les systèmes cyber-physiques intégrés actuels combinent des composants numériques et analogiques qui interagissent et permettent de créer des comportements de systèmes complexes. Les composants numériques peuvent être matériels et logiciels tandis que les composants analogiques peuvent être électriques, mécaniques, etc. Leur intégration a des applications critiques pour la sécurité dans l'aérospatiale, l'automobile, la défense et d'autres industries. Les concepteurs doivent assurer un fonctionnement prévisible dans le cadre de budgets de conception limités et de courts intervalles de mise sur le marché. À cette fin, ils s'appuient sur la modélisation et la simulation.Cependant, la simulation de systèmes cyber-physiques est sujette à des problèmes de précision et de vitesse. La simulation des composants numériques est basée sur des événements discrets (ED) et elle progresse par pas de temps discrets. La simulation de composants analogiques est basée sur des équations différentielles en temps continu (CT) et progresse dans un continuum temporel. Malgré des représentations temporelles différentes, les données doivent être transmises entre les deux domaines à des instants précis (synchronisation). Une solution est la synchronisation à pas fixe, qui se produit à des pas de temps réguliers et statiquement définis par l'utilisateur. Mais cela pose un dilemme : soit le pas de temps est petit, la simulation précise mais lente, soit le pas de temps est grand, la simulation peut-être imprécise, mais rapide. La synchronisation TC et ED a un impact considérable sur la précision et la vitesse de la simulation.L'objectif de cette thèse est d'accélérer la simulation de modèles combinés en TC et à ED. Dans ce but, nous proposons un algorithme de synchronisation séquentielle directe CT/DE qui fait interagir les domaines TC et ED par événements. La synchronisation n'a lieu qu'aux moments de notification des événements, préservant la précision et améliorant la vitesse par rapport aux approches à pas fixes.Cependant, la synchronisation directe augmente les coûts de modélisation : elle oblige les composants en TC à communiquer uniquement par événements. Pour répondre à ce problème, nous proposons également une interface de modélisation qui peut être définie automatiquement par un modèle de calcul en TC. Cela permet aux concepteurs de spécifier des modèles uniquement en interconnectant des primitives dont certaines gèrent la communication par événements. De tels modèles prennent une forme de représentation graphique, par exemple, sous forme de circuits électriques, et sont simulés sur notre algorithme avec une précision et une vitesse élevées.Enfin, sur la base de notre algorithme séquentiel, nous proposons un algorithme parallèle pour la simulation de modèles combinés contenant plusieurs composants en TC. Notre solution regroupe ces composants, synchronise leur exécution et les simule en parallèle. La vitesse de simulation est améliorée par rapport à notre algorithme séquentiel, qui fournit déjà une accélération importante par rapport aux approches à pas fixes.La simulation en TC et à ED avec une précision et une vitesse élevées est une aide à la conception de systèmes cyber-physiques complexes hautement fiables et performants.

International audience; The AMS extensions of SystemC emerged to aid the virtual prototyping of continuous time and discrete event heterogeneous systems. Although useful for a large set of use cases, synchronization of both domains through a fixed timestep generates inaccuracies that cannot be overcome without penalizing simulation speed. We propose a direct, optimistic, and causal synchronization algorithm on top of the SystemC kernel that explicitly handles the rich set of interactions that occur in the domain interface. We test our algorithm with a complex nonlinear automotive use case and show that it breaks the described accuracy and efficiency trade-off. Our work enlarges the applicability range of SystemC AMS based design frameworks.

The work this thesis focuses on the choice of the smoothing parameter in the context of non-parametric estimation of the density function for stationary ergodic continuous time processes. The accuracy of the estimation depends greatly on the choice of this parameter. The main goal of this work is to build an automatic window selection procedure and establish asymptotic properties while considering a general dependency framework that can be easily used in practice. The manuscript is divided into three parts. The first part reviews the literature on the subject, set the state of the art and discusses our contribution in within. In the second part, we design an automatical method for selecting the smoothing parameter when the density is estimated by the Kernel method. This choice stemming from the cross-validation method is asymptotically optimal. In the third part, we establish an asymptotic properties pertaining to consistency with rate for the resulting estimate of the window-width.; Les travaux de cette thèse portent sur le choix du paramètre de lissage dans le problème de l'estimation non paramétrique de la fonction de densité associée à des processus stationnaires ergodiques à temps continus. La précision de cette estimation dépend du choix de ce paramètre. La motivation essentielle est de construire une procédure de sélection automatique de la fenêtre et d'établir des propriétés asymptotiques de cette dernière en considérant un cadre de dépendance des données assez général qui puisse être facilement utilisé en pratique. Cette contribution se compose de trois parties. La première partie est consacrée à l'état de l'art relatif à la problématique qui situe bien notre contribution dans la littérature. Dans la deuxième partie, nous construisons une méthode de sélection automatique du paramètre de lissage liée à l'estimation de la densité par la méthode du noyau. Ce choix issu de la méthode de la validation croisée est asymptotiquement optimal. Dans la troisième partie, nous établissons des propriétés asymptotiques, de la fenêtre issue de la méthode de la validation croisée, données par des résultats de convergence presque sûre.

The work this thesis focuses on the choice of the smoothing parameter in the context of non-parametric estimation of the density function for stationary ergodic continuous time processes. The accuracy of the estimation depends greatly on the choice of this parameter. The main goal of this work is to build an automatic window selection procedure and establish asymptotic properties while considering a general dependency framework that can be easily used in practice. The manuscript is divided into three parts. The first part reviews the literature on the subject, set the state of the art and discusses our contribution in within. In the second part, we design an automatical method for selecting the smoothing parameter when the density is estimated by the Kernel method. This choice stemming from the cross-validation method is asymptotically optimal. In the third part, we establish an asymptotic properties pertaining to consistency with rate for the resulting estimate of the window-width., Les travaux de cette thèse portent sur le choix du paramètre de lissage dans le problème de l'estimation non paramétrique de la fonction de densité associée à des processus stationnaires ergodiques à temps continus. La précision de cette estimation dépend du choix de ce paramètre. La motivation essentielle est de construire une procédure de sélection automatique de la fenêtre et d'établir des propriétés asymptotiques de cette dernière en considérant un cadre de dépendance des données assez général qui puisse être facilement utilisé en pratique. Cette contribution se compose de trois parties. La première partie est consacrée à l'état de l'art relatif à la problématique qui situe bien notre contribution dans la littérature. Dans la deuxième partie, nous construisons une méthode de sélection automatique du paramètre de lissage liée à l'estimation de la densité par la méthode du noyau. Ce choix issu de la méthode de la validation croisée est asymptotiquement optimal. Dans la troisième partie, nous établissons des propriétés asymptotiques, de la fenêtre issue de la méthode de la validation croisée, données par des résultats de convergence presque sûre.

International audience; Nöel and Schoukens (2018) discuss a methodology for the discrete-time state-space identification of nonlinear systems and apply this to experimental data from the well known Silverbox nonlinear circuit, producing a model characterised by 13 parameters. This model explains the data very well but the parameter estimates are not well defined in the optimization results, with the very large confidence bounds suggesting that the model is over-parameterized. This comment shows that this is indeed the case and that the data can be explained equally well by an alternative continuous-time, State-Dependent Parameter (SDP) transfer function model with only 6 parameters, the estimates of which are well defined with very tight confidence bounds. The comment also raises questions about how the model form for nonlinear systems such as the Silverbox should be identified and suggests that the Data-Based Mechanistic (DBM) approach to modelling has some advantages in this regard.; Dans ce papier, nous montrons qu'il est possible d'obtenir les mêmes résultats que ceux publiés dans Schoukens et Noël 2018 avec un modèle plus simple.

The recent technological advances in microelectromechanical system (MEMS) microphones allow them to be used on a large sound amplitude range. Due to their lower noise level, it becomes possible to capture sound from a faraway distance, while their increased acoustic overload point gives them the ability to capture sound without saturation in a loud environment like a concert or a sport event. Thus, the electronic analog / digital conversion system connected to the microphone becomes the limiting element of the acoustic acquisition system performance. There is then a need for a new analog / digital conversion architecture which has an increased dynamic range. Furthermore, since more and more of these microphones are used in battery-powered devices, the power consumption limitation constraint becomes of high importance.In the audio frequency band, the sigma-delta analog / digital converters are the ones most able to provide a high dynamic range combined to a limited power consumption. They are split in two families: the discrete-time ones using switched-capacitors circuits and the continuous-time ones using more classical structures. This thesis concentrates on the study and the design of both of these two types of sigma-delta converters, with an emphasis on the low-power consumption, the low production cost (area occupied) and the circuit robustness, in sight of a mass production for portable devices.A discrete-time sigma-delta modulator design has been made, the latter reaching a signal to noise ratio of 100dB on a 24kHz frequency bandwidth, for a power consumption of only 480μW. To limit the power consumption, new inverter-based amplifiers are used, with an improved robustness against the variations of the fabrication process or the temperature. Amplifier specifications are obtained thanks to an accurate high-level model developed, which allows to avoid over-design while ensuring that the wanted performances are reached. Finally, a large oversampling ratio has been used to reduce the switched-capacitors area, lowering the modulator cost.After a theoretical study of the equivalence between discrete-time and continuous-time modulators, and of continuous-time modulators specificities, a design of the latter has been made too. It reaches a signal to noise ratio of 95dB on a 24kHz bandwidth, while consuming 142μW. To reduce the power consumption and the occupied area, a second-order loop filter is implemented using a single amplifier, and the quantizer uses a VCO-based structure that provides inherently an integrating stage. The VCO-based quantizer is made using digital cells, lowering the consumption and area, but is highly non-linear. This non-linearity has been handled by architectural choices to not influence the final modulator performances., Les récentes avancées technologiques des microphones de type microsystème électromécanique (MEMS) leurs permettent une utilisation sur une large gamme d’amplitudes sonores. Leur niveau de bruit ayant baissé, il devient possible de capter des sons provenant d’une distance plus lointaine, tandis que l’augmentation de leur pression acoustique maximale leur permet de ne pas saturer dans un environnement très bruyant de type concert ou évènement sportif. Ainsi le système électronique de conversion analogique-numérique connecté au microphone devient l’élément limitant les performances du système d’acquisition acoustique. Un besoin de nouvelles architectures de conversion analogique-numérique ayant une plage dynamique augmentée se fait donc ressentir. Par ailleurs, ces microphones étant de plus en plus utilisés dans des systèmes fonctionnant sur batterie, la contrainte de limitation de la consommation devient importante.Dans la bande de fréquences audio, les convertisseurs analogiques-numériques de type sigma-delta sont les plus aptes à obtenir une grande résolution combinée à une faible consommation. Ils sont divisés en deux grandes familles: ceux à temps discret utilisant principalement des circuits à capacités commutées, et ceux à temps continu utilisant des circuits classiques. Cette thèse se concentre sur l’étude et la conception de chacun des deux types de convertisseurs sigma delta, en insistant sur la faible consommation, le faible coût de production (surface occupée) et la robustesse du circuit, cela en vue d’une production de masse pour équipements portables.La conception d’un convertisseur analogique numérique de type sigma-delta à temps discret a été réalisé, ce dernier atteignant un rapport signal sur bruit de 100 décibels sur une bande de 24kHz, pour une puissance consommée de seulement 480μW. Pour limiter la consommation, de nouveaux amplificateurs à base d’inverseurs sont utilisés, et dont la robustesse contre les variations du procédé de fabrication ou de la température a été améliorée. Les spécifications ont été définies grâce au développement d’un modèle de haut-niveau précis, ce qui permet d’éviter le surdimensionnement tout en atteignant les performances voulues. Enfin, un grand ratio de suréchantillonnage a été choisi afin de réduire l’espace utilisé par les capacités commutées, minimisant le coût de fabrication.Après une étude théorique de l’équivalence entre les modulateurs sigma-delta à temps discret et à temps continu, ainsi que des spécificités propres aux modulateurs à temps continu, une réalisation de ces derniers a été effectuée. Celui-ci atteint un rapport signal sur bruit de 95 décibels sur une bande de fréquence de 24kHz, tout en consommant 142μW. Pour réduire la consommation ainsi que l’espace utilisé, un filtre de boucle du second-ordre a été réalisé avec un seul amplificateur, et le quantificateur fait aussi office d’intégrateur grâce à l’utilisation d’une structure d’oscillateurs contrôlés en tension. Ce quantificateur à base d’oscillateurs est réalisé par des cellules numériques, réduisant la consommation et l’espace utilisé, mais est hautement non-linéaire. Cette non-linéarité a été prise en compte par des choix architecturaux afin de ne pas réduire les performances finales du modulateur.

The market of A/D converters can be segmented in two categories. From one side we distinguish the Intellectual Property (IP) blocks that are generally optimized for a specific application. On the other side, the general-purpose discrete Integrated Circuits (ICs) that are designed such as they could be used in different applications. This thesis work deals with the second category. It is part of a research and development program initiated in 2010 in the European project FP7 SACRA, whose purpose was to study the feasibility of a delta-sigma (DS) analog-to-digital converter that could compete with the pipeline architecture for applications that require high bandwidth (≥10MHz) and high resolution (>10-bit) such as medical imaging, wireless and wireline communications, video or instrumentation. Currently, the pipeline is still largely predominant for such applications and the few commercial wideband solutions based on a DS architecture have a signal bandwidth limited to 10 MHz or 25 MHz while consuming respectively 100mW and 20mW for an ENOB around 12-bit. This manuscript summarizes the design, fabrication and measurement of a low-pass CT DS modulator with a signal bandwidth of 40MHz, while targeting an effective resolution of 12-bit and a power consumption of less than 100mW., Le marché des convertisseurs analogique-numérique peut être segmenté en deux catégories de circuits. Nous distinguons d’une part, les blocs de propriété intellectuelle (IP) qui sont généralement optimisés pour une application spécifique. Et d’autre part, les circuits intégrés discrets qui sont conçus pour répondre aux besoins d’une plus large gamme d’applications. Ce travail de thèse concerne la deuxième catégorie de composants. Il s’inscrit dans le cadre d'un programme de recherche et développement initié en 2010 dans le projet européen FP7 SACRA et dont le but était d'étudier la faisabilité d'un convertisseur analogique-numérique Delta-Sigma (DS) qui pourrait rivaliser avec l'architecture pipeline pour des applications nécessitant une large bande passante (≥10MHz) et une haute résolution (>10-bit) comme l’imagerie médicale, les communications numériques sans fils ou câblées, la vidéo ou encore l’instrumentation. Ce manuscrit synthétise les travaux de conception, fabrication et mesure d’un modulateur DS Passe-bas à temps continu avec une bande passante de 40MHz, et visant une résolution effective de 12-bit tout en consommant moins de 100mW.

Power amplifiers, which are essential elements of any communication system, will play a crucial role in the development of future communication systems. Today improving power amplifiers requires technological advances at the circuit device level, but one also must consider a more global approach. In particular, advances in digital processing can now correct in the early stage of the communication chain some distortions that are generated downstream in the chain. Digital pre-distortion is a correction technique for power amplifiers that has a growing interest because of its completely digital implementation and of its gains in linearity and energy consumption. This technique requires a feedback path where the analog-to-digital converter is a critical element. This component must satisfy the constraints of high resolution , wide bandwidth, and high linearity. In this thesis, we propose a new architecture of analog-to-digital converter based on bandpass Delta-Sigma modulators. This architecture takes advantage of operating bandpass modulators that are designed to work in parallel, each focusing on different frequencies, but also of a particular cascading arrangement to eliminate the useful signal, which has a high power, in order to reduce dynamics constraints. High-level design and simulations were carried out for discrete time and continuous time systems and also required the development of appropriate simulation tools., Les amplificateurs de puissance, éléments constitutifs essentiels de tout système de télécommunication, vont jouer un rôle capital dans le développement des futurs systèmes de communication. Aujourd'hui l'amélioration des amplificateurs de puissance nécessite un progrès technologique au niveau du composant lui même mais doit aussi tenir compte d'une approche plus globale. En particulier, le progrès dans les traitements numériques permet aujourd'hui de corriger en amont certaines distorsions qui seront générées en aval de la chaîne de communication. La pré-distorsion numérique est une technique de correction des amplificateurs de puissance qui connaît un intérêt grandissant de par son intégration complètement numérique et par les gains en linéarité et en consommation. Cette technique nécessite une voie de retour dont un élément critique est le convertisseur analogique-numérique. Ce composant doit répondre à des contraintes de résolution, de bande passante et de linéarité élevées. Dans cette thèse, nous proposons une nouvelle architecture de convertisseur analogique-numérique à base de modulateurs Sigma-Delta passe-bande. Cette architecture tire partie du fonctionnement passe bande des modulateurs que nous faisons travailler en parallèle, chacun centré sur différentes fréquences, mais aussi d'un agencement en cascade particulier pour éliminer le signal utile, qui est de forte puissance, dans le but de diminuer les contraintes de dynamique.La conception haut niveau et les simulations ont été menées pour des systèmes à temps discret et aussi à temps continu et a nécessité le développement d'outils adaptés de simulation se basant sur la boîte à outils Delta Sigma Toolbox de Richard Schreier

Les modèles de planification tactique sont naturellement des modèles à temps discret, le découpage temporel correspondant à la période de référence de la planification sur laquelle les travaux à réaliser sont établis et la faisabilité en termes de capacité est vérifiée. Cet article présente un modèle original, basé sur une représentation en temps continu des dates de début et fin des travaux, pour la production à la commande.

We study a continuous-time principal-agent model in which a risk-neutral agent with limited liability must exert unobservable effort to reduce the likelihood of large but relatively infrequent losses. Firm size can be decreased at no cost or increased subject to adjustment costs. In the optimal contract, investment takes place only if a long enough period of time elapses with no losses occurring. Then, if good performance continues, the agent is paid. As soon as a loss occurs, payments to the agent are suspended, and so is investment if further losses occur. Accumulated bad performance leads to downsizing. We derive explicit formulae for the dynamics of firm size and its asymptotic growth rate, and we provide conditions under which firm size eventually goes to zero or grows without bounds. © 2010 The Econometric Society.

The present work is about design of convenient high-order continuous-time band-pass sigma-delta modulators for parallel A/D converters. The extended frequency band decomposition technique is chosen as a good solution for parallelism. The requirements of this technique are studied, including high resolution performance of the used converters at high frequencies. A 6th-order continuous-time band-pass single-stage sigma-delta modulator with a quantizer number of bits equal to 3 and an oversampling ratio equal to 64 is theoretically able to meet the objectives. However, a proper methodology of design is required in order to make a reliable design in practice since continuous-time modulators are sensitive to analog imperfections. This methodology must be able to overcome the practical issues such as the dependence of the modulator performance to the modulator central frequency as well as the issue of a robust stability margin. For this aim, a new structure based on Weighted feedforward techniques providing an adequate control on the position of the poles of the noise-transfer-function by simple means is proposed. Moreover, the proposed structure provides a filtering-signal-transfer-function close to the modulator central frequency in order to increase the input dynamic range of the modulator. An optimization method on the modifiable parameters of the proposed topology is developed in order to recover the performance of the modulator accounting analog imperfections. The system-level model of analog components extracted from a transistor-level simulation must be used to guarantee the modulator performance in practice. The methodology must be associated with a proper resonator capable of providing a large quality-factor at the required band of frequency. Of all the studied sorts of the resonators, Lamb-wave-resonators are chosen. Also solutions are considered in order to overcome the issues of this kind of resonators including the anti-resonance and low impedance connections. Finally, a second-order sigma-delta modulator is chosen to benchmark the proposed solutions. AMS Bi-CMOS 0.35 um technology kit is used and the modulator is designed and simulated in layout-level. The results approve the efficiency of the proposed solutions., Dans ce travail intitulé « Conception de modulateurs Sigma-Delta d'ordre élevé pour convertisseurs analogique-numérique en parallèle », les travaux ont été menés dans le contexte de la radio logicielle. La voie proposée pour la réalisation du convertisseur analogique-numérique, élément clé et bloquant de la radio logicielle, est une structure composée de plusieurs modulateurs sigma-delta passe-bande à temps continu mis en parallèle. Après avoir énuméré les différentes spécifications auxquelles le modulateur doit satisfaire, une nouvelle méthodologie de design à été proposé. Un état de l'art des différentes technologies de réalisation des filtres du modulateur a été réalisé, aboutissant à l'utilisation de résonateurs à filtres à ondes d'onde de Lamb. Les caractéristiques de ce résonateur ont été présentées ainsi qu'un circuit de commande permettant la compensation des inconvénients. Après avoir défini une novelle topologie et le résonateur, une méthode pour optimiser les performances de chaque modulateur en fonction des imperfections de l'électronique utilisée pour l'implémentation en fonction de la fréquence centrale de chacun d'entre eux a été proposé. Un travail d'analyse permettant de mettre en évidence l'influence de chacun des défauts électroniques importants sur les performances globales du modulateur, que ce soit en termes de résolution ou de stabilité, a été développé. Le comportement de la fonction de transfert de signal (STF) du système optimisé ne correspond pas à un filtre sélecteur de bande. Une modification originale de la topologie du modulateur permettant l'amélioration de la réponse en fréquence de la STF sans modifier la fonction de transfert du bruit (NTF) a été proposée. Enfin, la réalisation d'un modulateur sigma-delta à temps continu du deuxième ordre au niveau layout a été effectuée. La réduction de l'ordre est justifiée par le fait que l'intégration d'un filtre à onde de Lamb n'est pas encore un processus bien maitrisé et que son utilisation dans un sixième ordre pourrait aboutir à un circuit inexploitable en termes d'analyse.

Nos travaux portent sur l'estimation non paramétrique de la densité d'un processus à temps continu, faiblement stationnaire et à valeurs dans Rd lorsqu'une trajectoire est observée continûment sur [0,T]. Dans le premier chapitre, nous étudions les vitesses optimale et suroptimale des convergences L2 et presque sûres ainsi que la normalité asymptotique des estimateurs par histogrammes et polygones de fréquences dans le cadre fortement mélangeant. Le deuxième chapitre est consacré aux vitesses L2 du régressogramme pour estimer la régression quand on observe (Xt,Yt) à valeurs dans RdxRd' sur [0,T]. Le troisième chapitre reprend l'étude dans L2 de l'histogramme et du polygone de fréquences pour des observations discrétisées en introduisant différents schémas de discrétisation. En particulier, nous établissons pour le polygone de fréquences des vitesses de convergence qui sont comparables à celles des estimateurs à noyau. Finalement, des simulations viennent valider nos résultats.; Data unavailable

Nos travaux portent sur l'estimation non paramétrique de la densité d'un processus à temps continu, faiblement stationnaire et à valeurs dans Rd lorsqu'une trajectoire est observée continûment sur [0,T]. Dans le premier chapitre, nous étudions les vitesses optimale et suroptimale des convergences L2 et presque sûres ainsi que la normalité asymptotique des estimateurs par histogrammes et polygones de fréquences dans le cadre fortement mélangeant. Le deuxième chapitre est consacré aux vitesses L2 du régressogramme pour estimer la régression quand on observe (Xt,Yt) à valeurs dans RdxRd' sur [0,T]. Le troisième chapitre reprend l'étude dans L2 de l'histogramme et du polygone de fréquences pour des observations discrétisées en introduisant différents schémas de discrétisation. En particulier, nous établissons pour le polygone de fréquences des vitesses de convergence qui sont comparables à celles des estimateurs à noyau. Finalement, des simulations viennent valider nos résultats.; Data unavailable

In wireless portable applications, a large part of the signal processing is performed in the digital domain. Digital circuits show many advantages. The power consumption and fabrication costs are low even for high levels of complexity. A well established and highly automated design flow allows one to benefit from the constant progress in CMOS technologies. Moreover, digital circuits offer robust and programmable signal processing means and need no external components. Hence, the trend in consumer electronics is to further reduce the part of analog signal processing in the receiver chain of wireless transceivers. Consequently, analog-to-digital converters with higher resolutions and bandwidths are constantly required. The ultimate goal is the direct digitization of radio frequency signals, where the conversion would be performed immediately after the front-end amplifier. ΔΣ-modulation-based converters have proved to be the most suitable to achieve the required performance. Switched-capacitor implementations have been widely used over the last two decades. However, recent publications and books have shown that continuous-time architectures can achieve the same performance with lower power consumption. Most designs found throughout the literature use a single- or few-bit internal quantizer with a high-order modulation. As a result, in order to achieve the resolutions and bandwidths required today, the sampling frequency must exceed 100MHz. This approach leads to non-negligible power consumption in the clock generation. Moreover, the presence of such fast squared signals is not suitable for a system-on-chip comprising radio frequency receivers. In this thesis we propose a low-power strategy relying on a large number of internal levels rather than on a high sampling frequency or modulation order. Besides, a hybrid continuous-discrete-time approach is used to take advantage of the accuracy of switched-capacitor circuits and the low power consumption of continuous-time implementation. The sensitivity to clock jitter brought about by the continuous-time stage is reduced by the use of a large number of levels. An auto-ranging algorithm is developed in this thesis to overcome the limitation of a large-size quantizer under low-voltage supply. Finally, the strategy is applied to a design example addressing typical specifications for a Bluetooth receiver with direct conversion.

This work is dedicated to the development and the application of set-membership methods for state and parameter estimation for non-linear systems. Two classes of models are investigated: models given by closedforms expressions of complex variables and models described by ordinary differential equations (ODE). For models described by closed-forms expressions, parameter identification is achieved by set inversion techniques through interval analysis. Furthermore, a complex interval arithmetics using polar forms is developed where multiplication and division operations are exact but no longer addition and subtraction. Thus, in order to ensure minimality property, new algorithms based on analytical constrained optimization are given. This new polar interval arithmetic toolbox is associated with set inversion and used for parameter estimation in the bounded error context, for the dielectric and thermal analyses of materials. The second part of this work deals with set membership state and parameter estimation for non-linear systems described by ODEs. A new state estimator based on a predictor/corrector approach similar to the Kalman filtering, is given. This estimator relies on guaranteed numerical integration techniques and set inversion. Furthermore, a moving horizon state estimator is proposed. Finally, a parameter estimation technique is suggested for systems described by ODEs., Cette thèse est dédiée au développement et à l'application de méthodes ensemblistes pour l'estimation d'état et de paramètres pour des systèmes non-linéaires. Deux types de modèles sont considérés : modèles donnés par des fonctions explicites à variables complexes et modèles décrits par des équations différentielles ordinaires (EDOs). L'identification de paramètres de modèles décrits par des fonctions explicites est réalisée à l'aide des techniques d'inversion ensembliste par analyse par intervalles. Par ailleurs, les modèles utilisés sont à variables complexes ; dans ce cas l'évaluation de la sortie se fait à l'aide d'intervalles complexes. Dans ce travail, nous avons développé une arithmétique des intervalles complexes basée sur la représentation polaire. La multiplication et la division sont des opérations exactes, mais la somme et la différence ne le sont pas. Pour réduire le pessimisme introduit par ces dernières opérations, nous avons développé des algorithmes assurant les propriétés de minimalité. Cette bibliothèque a été associée aux méthodes d'inversion ensembliste dans le cadre de l'estimation de paramètres de modèles diélectriques, d'une part, et pour l'identification de paramètres thermophysiques d'autre part. Dans la deuxième partie de cette thèse, des algorithmes d'estimation d'état pour des systèmes décrits par des équations différentielles sont présentés. Ils permettent de fournir, à chaque instant, un ensemble contenant d'une manière garantie, toutes les valeurs du vecteur d'état compatibles avec les mesures et avec les bornes d'erreurs. Ces estimateurs sont basés sur des méthodes d'intégration garantie d'EDOs et sur l'inversion ensembliste. Enfin, une technique d'estimation de paramètres de modèles décrits par des EDOs est proposée.

International audience; L'informatique et le temps entretiennent des relations à différents niveaux. En tant que discipline scientifique et technologique, l'informatique a besoin de décrire certains de ces phénomènes et de ces activités « en fonction du temj)s ». D'autre part, le temps fait partie de l'ensemble de paramètres que peut représenter ou modéliser une application informatique. Les ordinateurs doivent interagir avec des processus matériels et, par conséquent, cadencer leur travail de façon harmonieuse avec les rythmes et les temporalités naturelles de ces processus.

Un des apports essentiels de la théorie moderne de la commande robuste est sans doute la notion de problème standard. Un grand nombre de problèmes d'analyse aussi bien que de synthèse de commande peut se formuler par un schéma augmenté de pondérations et de matrices complexes, sur lequel il est possible de formuler les objectifs de robustesse et/ou de performance sous la forme d'un critère de minimisation d'une norme (H2, H∞) ou d'une pseudo-norme (µ) de certaines transformées linéaires fractionnaires (LFT). Après avoir introduit les notations et les outils fondamentaux de représentation des systèmes linéaires à temps continu et à temps discret, nous proposons successivement : la formulation des problèmes de poursuite nominale et robuste de modèle linéaire sous forme de deux problèmes standards indépendants; la mise sous forme standard et la synthèse de régulateur linéaire pour la poursuite robuste de trajectoire par un système différentiellement plat ; une formulation du problème de synthèse de régulateur prenant en compte un modèle de saturation d'actionneur .

This dissertation presents theoretical and practical results on computer system reliability andavailability growth modeling. Two kinds of system behavior characterizations are considered: first,with respect to time, and second, with respect to the number of executions performed.The dissertation is centered on two reliability growth models: the continuous time hyperexponentialmodel and the discrete time hyperexponential model. For each of these models, we consider first,single component systems, and second, multi-component systems such that the reliability growth ofeach component of the considered system is characterised by the hyperexponential model. Thediscrete time hyperexponential model is also used to account for some characteristics of the software'senvironment to evaluate dependability measures of the software that are particular to the environmentin which it is executed.; Ce mémoire présente des travaux et des résultats, aussi bien théoriques que pratiques, concernant lamodélisation et l'évaluation de la croissance de fiabilité et de la croissance de disponibilité dessystèmes informatiques. Nous considérons deux types de représentation du comportement dessystèmes : d'abord, en fonction du temps, et ensuite en fonction du nombre d'exécutions effectuées.Les travaux présentés dans ce mémoire s'articulent autour de deux modèles de croissance de fiabilité : lemodèle hyperexponentiel en temps continu et le modèle hyperexponentiel en temps discret. Pourchacun de ces deux modèles, nous étudions d'abord, le cas d'un système mono-composant, puis nousconsidérons le cas d'un système multi-composant qui est tel que la croissance de fiabilité de chacun deses composants est représentée par un modèle hyperexponentiel. Le modèle hyperexponentiel entemps discret est également utilisé pour prendre en compte certaines caractéristiques del'environnement d'utilisation du logiciel dans l'évaluation de son comportement tel qu'il est perçudans le temps par ses utilisateurs dans chacun des environnements dans lequel il est mis en oeuvre.