Search

Sinhrona vezja, sintetizirana s standardnimi orodji, povzročajo velike konice napajalnega toka zaradi velikega števila sočasnih preklopov ob aktivnem prehodu urinega signala. To lahko povzroča presluhe, lokalne padce napetosti in nihanja na napajalnih žicah. Pri izdelavi preciznih mešanih sistemov to prestavlja velik problem zaradi motenj v delovanju nizkošumne analogne elektronike, ki je integrirana skupaj z digitalnim procesorjem signalov. V takšnih sistemih digitalna vezja večinoma vsebujejo različne filtre, pogosto z velikimi podatkovnimi besedami z dolžino preko 32 ali več bitov. Po drugi strani je hitrost pretoka obdelanih podatkov relativno nizka zaradi fizičnih omejitev analogne elektronike in senzorjev. V velikem številu sistemov na osnovi kemičnih ali elektro-mehanskih senzorjev ( MEMS) je izhodna pasovna širina podatkov z decimacijo omejena do ~150 Hz. Posledica tega je zelo veliko razmerje med amplitudo konice napajalnega toka in povprečno porabo digitalnega vezja, kar prestavlja lepo možnost za zmanjševanje preklopnega šuma na osnovi razporejanja urinega signala. Orodja za sintezo v tem smislu ne nudijo skoraj nobene podpore, saj so v celoti usmerjena v optimizacijo hitrosti, porabe moči in površine vezij. Naše delo je zato usmerjeno v zmanjševanje konic napajalnega toka z dodatnimi ukrepi, ki jih lahko uporabimo ob sodelovanju s standardnimi orodji za sintezo digitalnih vezij. V uvodnem poglavju je vključena kratka prestavitev znanih metod za odpravljanje preklopnega šuma. Prikazane prednosti in slabosti so odvisne od ciljev katerim sledimo pri izdelavi določenega sistema. V našem delu izhajamo iz predpostavke, da je hitrost obdelave signalov manj pomembna kot preklopni šum, ki nastaja zaradi istočasnih preklopov. Prav tako se omejimo izključno na tehnologijo CMOS, ker pri nizki hitrosti obdelave signalov omogoča najmanjšo porabo moči. V teh okoliščinah se najbolje izkaže metoda zamikanja urinega signala, kateri posvetimo pozornost v nadaljevanju poglavja. Prikazana problematika se izraža predvsem v potrebi po velikem številu zakasnilnih elementov in velikem številu potencialnih časovnih kršitev. V drugem poglavju podrobneje predstavimo zamikanje urinega signala in predlagamo rešitve prikazanih problemov. Za praktično uporabo je potrebno najprej rešiti problem kopičenja zakasnilnih celic, ki povzročajo povečanje porabe moči. Rešitev omogoča uporaba gonilnih celic signala ure v notranjosti registrov. Pri serijski razporeditvi signala ure vemo, da je signal na izhodu gonilnika obremenjen samo z enim vhodom (v naslednji, serijsko krmiljeni register), tako da lahko gonilnik v notranjosti registra uporabimo tudi kot gonilnik signala ure za naslednji register. S takim krmiljenjem lokalnih signalov ure ne pokvarimo strmine urinega signala znotraj registrske celice, posledično pa izločimo vse zunanje gonilnike ure, ki sicer lahko predstavljajo tudi do 30% porabe moči vezja. Za odpravljanje časovnih kršitev v vezju, ki nastanejo zaradi serijske razporeditve urinega signala, uporabimo latenčne registre, ki zakasnijo izhodni podatek za polovico periode ure. Ker taki registri porabijo več moči od navadnih registrov je smiselno njihovo število zmanjšati na najmanjše možno. Glavni namen tega dela je zato optimizacija števila latenčnih registrov ob predpostavki, da signal ure potuje serijsko v eni ali v večjem številu vej in pri tem zagotavlja sinhrono delovanje vezja brez časovnih kršitev. V tretjem poglavju je opisana optimizacija razporeditve urinega signala, ki temelji na minimalni uporabi latenčnih registrov. Za primerno matematično obdelavo je najprej analiziran matematični model sinhronega digitalnega vezja. Nato so predstavljene razne metode za optimalno razporeditev urinega signala. Predlagani optimizacijski problem je zaradi svoje specifičnosti mogoče prevesti v zmanjševanje zgornje pasovne širine matrike sosednosti. Ta je dosti hitrejši od klasičnih načinov, ker ni potrebno računanje časovnih razmer ob vsaki iteraciji. Iskanje rešitev smo dosegli na več načinov. V prvem načinu predlagamo algoritem za zmanjševanje pasovne širine na osnovi najmanjše stopnje vozlišča, tako da algoritem deluje samo na zgornji trikotni polovici matrike. Z uporabo genetskega algoritma dosežemo bistveno boljše rezultate na račun daljšega časa iskanja optimalne rešitve. V tretjem načinu smo iskali rešitev za sintezo s tehniko izklapljanja urinega signala na osnovi genetskega algoritma. Prestavljena je tudi uporaba algoritma z upoštevanjem znanih večcikličnih poti, s katerimi sprostimo časovne omejitve v vezju in je mogoče razporejanje urinega signala preko več ciklov. Na koncu je predstavljena tudi možnost uporabe predlagane metode pri vezjih z vgrajenimi testnimi strukturami. Četrto poglavje opisuje vključitev predlaganih algoritmov v standardna načrtovalska orodja. Uporaba načrtovalskih orodij je zelo pomembna, saj vsebujejo razne analizatorje za preverjanje časovne ustreznosti in funkcionalnosti vezja in omogočajo prenosljivost rezultatov. Posebne izvedbe celic smo zato ustrezno karakterizirali in vključili v knjižnice na osnovi standardnih zapisov, kot so HDL model v jeziku Verilog, časovni model NLDM in datoteka s fizičnim opisom LEF. Izdelali smo tudi generator matrike sosednosti, ki posreduje vse potrebne podatke za izvajanje optimizacijskih algoritmov. Pri običajni uporabi orodij namreč vsi podatki iz notranjih podatkovnih struktur niso dosegljivi in jih moramo dosegati posredno, s pomočjo ukaznega jezika TCL. V petem poglavju smo predstavili primerjalne rezultate tokovnih konic med različnimi sintezami. Naše metode smo preizkušali na nekaterih standardnih testnih vezjih ISCAS89 in ISCAS99. Eno izbrano vezje smo tudi podrobno analizirali ter opisali optimizacijski postopek z vmesnimi rezultati. Synchronous digital circuits implemented by standard synthesis tools are known to produce large current spikes due to simultaneous switching of registers, activated by the global clock. Voltage fluctuation on supply lines is of particular importance in high-precision mixed systems, where the need for low noise comes together with large data words, typically 32 bits or more. On the other hand, the processing speed is usually low, dictated by physical limitations of analog circuits and sensors. Many precision systems and data logging systems based on chemical or micro-electromechanical (MEMS) sensors have output data rates below 150 Hz, since the measurement results are highly filtered with the decimation process. As a consequence, the ratio of the peak supply current over the average value may be very large, indicating the feasibility of trading the circuit speed for the mitigation of switching noise. Synthesis tools put most effort into the optimization of speed, power, and area. When it comes to the switching noise minimization, they do not provide much support, and we have to apply additional design measures. In the first section we present the background and overview of known methods for switching noise reduction in digital circuits. With the assumption of low processing speed and low-power operation, we limit further discussion to the CMOS technology. In given circumstances, the serial clock distribution method is accepted as the most suitable to implement large switching noise reduction factors. The main problems, identified as power loss due to redundant switching, increased number of the registers, and potential timing violations are identified and left to be solved in the continuation of the work. A detailed description of serial clock distribution and suggested solutions for presented problems are shown in Section 2. In terms of power consumption, it is not economical to place delay buffers in front of every register cell. Considering that all clock buffers in the serial clock tree drive equal loads and that the loads are small, we propose to replace the clock delay buffers by register-internal clock buffers. The standard, minimum clock skew tree is therefore eliminated, enabling a large power saving (up to 30% power consumption of the circuit), in combination with the peak supply current reduction. If the clock period is not the limiting factor, then the timing solution can be assured by the application of shadowed registers. The data processing time is reduced to half of the clock period, while the other half remains to be used for serial clock distribution. Since shadowed registers consume more power and area than standard registers, we tend to replace as many shadowed registers with standard registers as possible, without compromising the timing constraints. Our aim is therefore to minimize the number of shadowed registers, provided that the clock is serially distributed in one or more branches without timing violations. In the third section we describe the optimization of the clock signal distribution based on the minimal use of shadowed registers. First, we introduce the general synchronous timing model for further mathematical processing. The given optimization problem is translated into the bandwidth reduction of the upper triangular part of the circuit adjacency matrix. This approach is much faster than other methods relying on iterative static timing analysis (STA). Still, heuristic approaches are required due to the algorithm complexity. In the continuation we investigate the bandwidth reduction in three directions. In the first approach we apply the minimum out-degree reordering, which turns out to be applicable only to small circuits with up to ~50 nodes. Better results, at the expense of longer computation times, are obtained with the genetic algorithm (GA) used in the second approach. Finally, in the third approach we upgrade the genetic algorithm to implement the serial clock distribution in combination with the gated clock synthesis. All presented algorithms are supplemented with necessary steps to accept timing relaxations given by the known multi-cycle. The section ends with the discussion of compatibility issues related to the serial clock distribution in the design-for-test (DFT) environment. The integration of the presented methods with standard design tools is presented in Section four. This important step puts to work various analyzers for circuit timing and functionality verification. Nonstandard cells are therefore characterized and included in the standard library, using common descriptions, such as Verilog HDL model, NLDM time model and LEF. With the help of standard design tools, we also create different data matrices containing parameters for the proposed optimization algorithms. In the fifth section, we present comparative results of supply current spike simulations in different synthesis cases. Our optimization methods have been verified on several standard test circuits from the ISCAS89 and ISCAS99 family. Detailed circuit analysis with intermediate results of one selected circuit is presented for illustration.