Search

Submitted by Daniella Santos (daniella.santos@ufma.br) on 2021-01-28T12:11:13Z No. of bitstreams: 1 HansNewton.pdf: 6510802 bytes, checksum: f5d61343a042c010390d1419e8fcecd6 (MD5) Made available in DSpace on 2021-01-28T12:11:13Z (GMT). No. of bitstreams: 1 HansNewton.pdf: 6510802 bytes, checksum: f5d61343a042c010390d1419e8fcecd6 (MD5) Previous issue date: 2020-04-23 The problem addressed in this work is the difficulty in holding agents responsible for making denial of service attacks in Brazil’s network infrastructures and systems. With the advent of Law 12,737 of 2012 in Brazil, known as the Computer Crimes Law, these attacks are considered crimes. It is therefore necessary to identify the elements that characterize the malicious activity as criminal and that there are procedures that assist in this clarification for the accountability of criminal offenders in computerized media. However, no procedure was found to support the operators of the law in applying the Computer Crimes Law to the specific case. This paper proposes, therefore, the MeviDoS methodology enlightened by Computer Crimes Law of 2012 for forensic analysis of computer networks, with a focus on highlighting the elements of accountability for offending agents who commit denial of service attacks, in addition to presenting a computational architecture to automate its steps. To this end, a review of related works and sections dedicated to clarifying the terms and technologies necessary to contextualize the research were promoted. This work also presents the methodology constituted of its stages, the architecture to accomplish those stages and the results of the experiments carried out to validate the methodology. It is concluded that the access to the necessary information to formalize the accountability of the offending agent, such as: the origin, the destination, the technique used, the time and place of the crime can be discovered using the proposed MeviDoS methodology. Thus demonstrating that the investigating authority can proceed with the duly substantiated accountability of the offending agents who commit denial of service attacks. O problema abordado neste trabalho é a dificuldade encontrada em responsabilizar agentes infratores de ataques de negação de serviço nas infraestruturas e demais sistemas de redes de computadores do Brasil. Com o advento da Lei 12.737 de 2012 no Brasil, conhecida como Lei de Crimes Informáticos, esses ataques são considerados crimes. É necessário, portanto, a identificação dos elementos que tipificam a atividade maliciosa como criminosa e a elaboração de procedimentos que auxiliem nessa tipificação para responsabilização de agentes infratores de crimes em meio informático. No entanto, nenhum procedimento foi encontrado, para servir de apoio aos operadores do direito, na aplicação da lei ao caso concreto. Nesse contexto, este trabalho propõe então a metodologia MeviDoS, à luz da Lei de Crimes Informáticos de 2012, para a análise forense de redes de computadores, com foco em evidenciar os elementos para responsabilização de agentes infratores que cometem ataques de negação de serviço, além de apresentar uma arquitetura computacional para automatizar suas etapas. Para tanto, foi promovida uma revisão dos trabalhos relacionados e também seções dedicadas ao esclarecimento dos termos e tecnologias necessárias para contextualizar a pesquisa. Este trabalho também apresenta a metodologia constituída de suas etapas, além da arquitetura para realizá-las e os resultados dos experimentos utilizados para validar a metodologia. Concluiu-se que o acesso aos elementos necessários para formalização da responsabilização do agente infrator como: a origem, o destino, a técnica utilizada, o tempo e lugar do crime podem ser descobertos mediante utilização da metodologia MeviDoS proposta. Demonstrando assim que a autoridade da investigação pode prosseguir com a responsabilização, devidamente fundamentada, dos agentes infratores que cometem ataques de negação de serviço.

A utilização de ferramentas externas de diagnóstico guiado tem se tornado cada vez mais importante nas atividades de pós-venda da indústria automotiva. Isso se dá principalmente devido ao uso extensivo de sistemas embarcados nos veículos, tornando-os mais complexos e difíceis de diagnosticar. Atualmente, as técnicas empregadas para o desenvolvimento da ferramenta de diagnóstico guiado são fortemente dependentes da experiência do projetista e centralizadas nas peças e subsistemas do veículo, possibilitando baixo grau de flexibilidade e reaproveitamento da informação. Este trabalho propõe uma nova metodologia para o desenvolvimento da ferramenta de diagnóstico guiado, aplicado a um estudo de caso da indústria automotiva, numa arquitetura de software em três camadas: peças e componentes do veículo, informações e estratégia para o diagnóstico e uma camada de apresentação. Isso permite grande flexibilidade no projeto da ferramenta de diagnóstico guiado para diferentes modelos de veículos, fabricantes de peças e sistemas automotivos. A metodologia proposta é aplicada em um estudo de caso de diagnóstico da Volvo caminhões, mostrando o processo de adaptação da arquitetura de software de três camadas à metodologia proposta e seu impacto no custo do desenvolvimento da ferramenta de diagnóstico. External guided diagnostic tools are increasingly important to the aftermarket business of automotive industry. It occurs mainly due to the extensive using of embedded systems in vehicles, making them more complex and difficult to diagnose. Currently, the techniques used to develop a guided diagnostic tool are strongly dependent on designer’s experience and are usually focused on parts and vehicle’s subsystems, allowing low flexibility and reduced information reusage. This paper proposes a new methodology for development of a guided diagnostic tool applied to the automotive industry. This methodology is based on a three-tier software architecture composed of vehicle’s parts and components, diagnostic information and strategy, and presentation layer. It allows great flexibility for designing a guided diagnostic tool for different vehicle models, parts OEMs and automotive systems. The proposed methodology has been applied to a case study at Volvo Trucks. The corresponding adaptation process to the three-tier software architecture is presented as well as its impact on development costs. 5000

Orientador: Guido Costa Souza de Araújo Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação Resumo: A utilização máxima dos núcleos de arquiteturas multi-processadas é fundamental para permitir uma utilização completa do paralelismo disponível em processadores modernos. A fim de obter desempenho escalável, técnicas de paralelização requerem um ajuste cuidadoso de: (a) mecanismo arquitetural para especulação; (b) ambiente de execução; e (c) transformações baseadas em software. Mecanismos de hardware e software já foram propostos para tratar esse problema. Estes mecanismos, ou requerem alterações profundas (e arriscadas) nos protocolos de coerência de cache, ou exibem uma baixa escalabilidade de desempenho para uma gama de aplicações. Trabalhos recentes em técnicas de paralelização baseadas em DOPIPE (como DSWP) sugerem que a combinação de versionamento de dados baseado em paginação com especulação em software pode resultar em bons ganhos de desempenho. Embora uma solução apenas em software pareça atrativa do ponto de vista da indústria, essa não utiliza todo o potencial da microarquitetura para detectar e explorar paralelismo. A adição de tags às caches para habilitar o versionamento de dados, conforme recentemente anunciado pela indústria, pode permitir uma melhor exploração de paralelismo no nível da microarquitetura. Neste trabalho, é apresentado um modelo de execução que permite tanto a especulação baseada em DOPIPE, como as técnicas de paralelização especulativas tradicionais. Este modelo é baseado em uma simples abordagem com tags de cache para o versionamento de dados, que interage naturalmente com protocolos de coerência de cache tradicionais, não necessitando que estes sejam alterados. Resultados experimentais, utilizando benchmarks SPEC e PARSEC, revelam um ganho de desempenho geométrico médio de 21.6× para nove programas sequenciais em uma máquina simulada de 24 núcleos, demonstrando uma melhora na escalabilidade quando comparada a uma abordagem apenas em software Abstract: Maximal utilization of cores in multicore architectures is key to realize the potential performance available from modern microprocessors. In order to achieve scalable performance, parallelization techniques rely on carefully tunning speculative architecture support, runtime environment and software-based transformations. Hardware and software mechanisms have already been proposed to address this problem. They either require deep (and risky) changes on the existing hardware and cache coherence protocols, or exhibit poor performance scalability for a range of applications. Recent work on DOPIPE-based parallelization techniques (e.g. DSWP) has suggested that the combination of page-based data versioning with software speculation can result in good speed-ups. Although a softwareonly solution seems very attractive from an industry point-of-view, it does not enable the whole potential of the microarchitecture in detecting and exploiting parallelism. The addition of cache tags as an enabler for data versioning, as recently announced in the industry, could allow a better exploitation of parallelism at the microarchitecture level. In this paper we present an execution model that supports both DOPIPE-based speculation and traditional speculative parallelization techniques. It is based on a simple cache tagging approach for data versioning, which integrates smoothly with typical cache coherence protocols, and does not require any changes to them. Experimental results, using SPEC and PARSEC benchmarks, reveal a geometric mean speedup of 21.6x for nine sequential programs in a 24-core simulated CMP, while demonstrate improved scalability when compared to a software-only approach Mestrado Ciência da Computação Mestre em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação Resumo: Com a mudança da maior parte das arquiteturas convencionais para multi-core a comunica _cão entre as diferentes unidades de processamento se torna um problema de destaque, principalmente no que tange _a transferência de dados entre cores. Apesar do enorme impacto no desempenho, é limitado o número de trabalhos científicos que tratam sobre novas soluções para o problema, o foco mais comum é realizar a comunicação através da memória ou endereços específicos mapeados em memória. Nesta dissertação foi definido um modelo de comunicação que acrescenta três novas instruções ao conjunto de instruções do SPARCv8, permitindo que diferentes cores transportem dados entre si diretamente, sem a latência derivada do uso de uma memória compartilhada e de Lucas, como _e o caso da atual implementação do LEON3. Avaliou-se esse modelo de comunicação através de diversos tipos de aplicações sintéticas como produtor-consumidor e pipeline. Para tornar o protótipo em FPGA mais realista, também foi construído um modelo de atraso para a memória principal do sistema, para que o desempenho relativo entre processador e memória _que mais próximo do real. Foi adicionado um suporte básico _as novas instruções no compilador para seu uso em código C através de asm-inline. De forma geral, obteve-se ganhos de 3% _a até 70 vezes, em termos de tempo de execução, em comparação ao uso de memória compartilhada e Lucas Abstract: As processors design shift towards multicore architectures, new challenges arise to increase the core to core communication efficiency. Despite the potential huge performance impact, the number of papers focusing on this problem is limited. In this project, we define a communication model, adding three new instructions to the SPARCv8 instruction set, to allow different cores to communicate directly, without the shared memory and lock latencies. We implemented the model inside the LEON3 VHDL and evaluated it using synthetic benchmarks like producer-consumer and pipeline. To make the FPGA prototype timings more realistic, we also implemented a new memory timer so that it keeps the processor-memory speed ratio closer to real values. We also created the basic compiler support for these new instructions through intrinsic, converted to inline assembly in C code. Our overall results improve the performance from 3% to up to 70 times faster Mestrado Ciência da Computação Mestre em Ciência da Computação