Search

ディープサブミクロンプロセスの時代に入り,集積回路内の遅延はスイッチング遅延より配線遅延が支配的になってきている.そのため,大量の配線リソースを持つFPGAは,製造プロセスの微細化によって受ける恩恵よりも,配線遅延の増大という問題によって性能向上が阻害されている.この問題を解決するため,我々はスモールワールドネットワークと呼ばれるグラフ理論をFPGA配線構造に適用した新しい配線構造を提案している.提案配線構造は配線遅延の削減を目的としており,従来の規則的な配線構造にショートカットの役割を果たす配線をランダムに少量追加する.これまでに我々は単一LUTの論理ブロックを持つFPGAにおいて提案配線構造による遅延の削減を確認した.本稿では,クラスタベースのFPGAを対象として,提案配線構造の評価を行う.その結果,従来の配線構造で遅延の改善が可能な回路に対して,提案配線構造ではクリティカルパス遅延を削減し,クラスタベースFPGAにおいても提案配線構造の効果が確認できた., In deep sub-micron process, the wire delay exceeds the switching delay. The wire delay is dominant in the total delay. FPGA receicves a benefit by using new process technologies. However, the problem of the wiring delay is influential more than it. FPGA device has a lot of wire make matter worse. For these reasons, performance advances is obstructed in FPGA. In order to solve it, we propose a new routing structure which apply the Small-World Network to FPGA routing structure. It reduces the wire delay by adding a few random wires to regular routing structure. Our routing structure achieved the reduction of the delay in the architecture without cluster based FPGAs before now. In this paper, we evaluate our routing structure for cluster based FPGA. As a result, our routing structure also reduced the critical path delay for some circuits which can expect an improvement in cluster based FPGAs.