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Dissertation, RWTH Aachen, 2017; 1 Online-Ressource (iii, 144 Seiten) (2018). = Dissertation, RWTH Aachen, 2017, In recent years, alternative concepts have been developed for field effect transistors, which allow further performance enhancement for large scale integrated circuits (ICs). One possibility is the production of so-called steep-slope transistors (SST). SSTs have a switching behavior with an inverse subthreshold slope $S$ less than 60 \,mV/dec, which is better than conventional metal-oxide-semiconductor field-effect transistors (MOSFETs). A second way to increase performance is to make individual components more functional. This means, for example, that a future transistor can perform both n- and p-FET operations, as well as the aforementioned steep-slope applications. However, currently the functionality of a transistor is fixed by the profile of the dopants. To flexibly configure the potential landscape of a transistor, additional electrostatic gates are required along the direction of electronic transport through the device. In this thesis two concepts for the realization of electrostatically configurable devices are presented. The first considered device concept shows, in addition to the actual gate in the channel region, additional gates in in the source and drain region. These three gates form a tri-gate structure that will be used to control the potentials in ultra-thin silicon-on-insulator (SOI) layers and SOI nanowires (NWs). The second component concept considered in this work is based on a large number of buried, lateral gate structures, which are each separated by an insulator. These so-called multi-gate structures offer the possibility of implementing various configurations such as quantum dot systems, resonant tunnel diodes or even SSTs. For this, however, it is necessary, to scale down the gate lengths $l_\text{Gate}$ and distances between adjacent gates $l_\text{distance}$ to $l_\text{Gate, distance}

Der Spaziergang ist eine der prägnantesten Figuren der Literaturgeschichte. Der Beitrag bezieht sich mit Michel de Montaigne und Thomas Bernhard auf zwei unterschiedliche Modelle zum Thema \'Spaziergang\'. In aisthetischer Hinsicht steht die Bedeutung des Verhältnisses zwischen dem Körper des Subjekts und dem Körper der Architektur im Kontext von Gehen und Denken im Mittelpunkt der Ausführungen. Der zentrale philosophische Gegenstand, an dem Analogien und Differenzen zwischen diesen beiden Modellen entwickelt werden, ist die Kultivierung des Selbst., The walk is one of the most striking figures in literary history. The article refers with Michel de Montaigne and Thomas Bernhard to two different models for the \'walk\'. In an aisthetic regard, the importance of the relationship between the subject’s body and the body of the architecture in the context of walking and thinking constitutes the focus of this explanation. The central philosophical object to which these models are developed using analogies and differences, is the cultivation of the self., La marche (ou promenade) est l’une des figures les plus prégnantes de l’histoire de la littérature. L’article se rapporte, en prenant en considération cette figure chez Montaigne et Thomas Berhard, à deux modèles de promenade ou marche. Dans une perspective « aisthétique », il s’agit de mettre au centre de l’étude l’importance de la relation entre le corps du sujet et le corps de l’architecture, se rencontrant dans le double contexte de la marche et de la pensée. C’est au regard du thème philosophique central de la culture du Soi que seront développées ici les analogies et les différences entre ces deux modèles.

Dissertation, Universität Duisburg-Essen, 2016 In der vorliegenden Arbeit wird die Eignung einer Dünnfilm-SOI CMOS-Technologie zur Detektion von elektromagnetischer Strahlung untersucht. Die Detektion von Strahlung in dieser Technologie wird durch drei technologiespezifische Aspekte geprägt. Diese sind die relativ dünne Siliziumschicht, der dadurch erzwungene laterale Aufbau von Photodetektoren und die elektrische Steuerung der Photo-detektoren durch das sogenannte Back-Gate. Da bisher keine Erkenntnisse über die Eignung einer Dünnfilm-SOI-Technologie zur Anwendung im Bereich Einzelphoton-Detektor vorliegen, wird dieser Aspekt zusätzlich untersucht. Das elektrische und optische Verhalten von pin-Photodioden wird betrachtet. Beim elektrischen Verhalten sind der Dunkelstrom und das Durchbruchverhalten wichtige Parameter. Der Dunkelstrom wird in Abhängigkeit der Dotierung, der Geometrie und der Temperatur der pin-Photodiode untersucht. Zum Verständnis der Entstehung des Dunkelstroms wird ein Modell zu dessen Beschreibung entwickelt. Das Durchbruchverhalten wird mit Hilfe von elektrischen Messungen und numerischen Simulationen untersucht. Dabei wird besonders der Einfluss des Back-Gates betrachtet. Schließlich wird die pin-Photodiode als Einzelphoton-Detektor betrieben und charakterisiert. Aufgrund der geringen Dicke des Siliziums und der Absorption der Siliziumnitrid-Passivierung ist die Wellenlänge der elektromagnetischen Strahlung, die detektiert werden kann, auf den ultravioletten Spektralbereich beschränkt. Der Dunkelstrom der pin-Photodiode ist, verglichen mit Dioden der Standard CMOS-Technologie, geringer, insbesondere wenn die Temperatur des Bauelements erhöht wird. Der dominante Beitrag zum Dunkelstrom der pin-Photodiode ist die thermische Generation an den Grenzflächen zwischen Silizium und Siliziumdioxid. Sowohl die Generation als auch die Temperaturabhängigkeit werden gut durch das entwickelte Modell beschrieben. Beim Betrieb der pin-Photodiode als Einzelphoton-Detektor kommt es zum Walk-Out-Effekt. Dieser Effekt verursacht ein instabiles Verhalten, welches durch Generation von elektrisch aktiven Ladungen an den Grenzflächen zwischen Silizium und Siliziumdioxid entsteht. Die Generation der Ladungen wird durch das elektrische Feld bestimmt, welches von den Potentialen an den Elektroden der pin-Photodiode abhängt. Aufgrund des Walk-Out-Effekts können die Parameter eines Einzelphoton-Detektors, die Dunkelzählrate und die Photon-Detektionseffizienz, nur mit einer großen Unsicherheit bestimmt werden. Zur weiteren Untersuchung dieser Parameter wird ein bestehendes Modell für die Anwendung in der SOI CMOS-Technologie weiterentwickelt. Dadurch wird die theoretisch erreichbare Photon-Detektionseffizienz bestimmt und ein Weg aufgezeigt, wie diese erhöht werden kann. Diese Untersuchungsergebnisse zeigen, wie die pin-Photodiode optimiert werden kann. Der Dunkelstrom kann reduziert werden, wenn die Generation an den Grenzflächen zwischen Silizium und Siliziumdioxid reduziert wird. Darüber hinaus kann das Modell zur Beschreibung des Dunkelstroms erweitert und verbessert wer-den. Für den Betrieb als Einzelphoton-Detektor muss der Walk-Out-Effekt gemindert oder vollständig unterdrückt werden. The topic of this thesis is the investigation of a thin-film SOI CMOS technology with respect to the detection of electromagnetic radiation. Three technology specific aspects influence the detection of radiation. They are the relatively thin silicon layer, the lateral orientation of photodetectors resulting from this small layer thickness and the so called back-gate which allows an additional electrical control of the photodetector. Furthermore the possibility to use thin-film SOI photodetectors as single-photon detectors will be investigated to extend the usability of this technology. The electrical and optical performance of pin-photodiodes is investigated in this work. Dark current and the breakdown behavior are the most important parameters concerning the electrical performance. The dependence of the dark current with re-spect to doping concentration, geometry, and temperature is considered. An analytical model is developed in order to investigate the origin of the dark current. Electrical measurements and numerical simulations, especially considering the influence of the back-gate potential, are used to investigate the breakdown of the pin-photodiodes. Finally these diodes are operated as single-photon detectors and characterized. A small silicon thickness and the silicon-nitride passivation are the limiting factors with respect to the detectable wavelength of the electromagnetic radiation. An effective detection is only possible for ultraviolet radiation. The dark current of the pin-photodiode is smaller compared to bulk CMOS diodes. This is particularly true if the device temperature is increased above room temperature. The major contribution to the dark current is the generation current at the silicon to silicon dioxide interface. Both, the magnitude of the current and the temperature dependence, are well described by the model which is developed for the pin-photodiode. The walk-out-effect sets in when the pin-photodiode is in operation as single photon-detector. This effects result in an unstable breakdown voltage due to generation of electrically active interface states at the interface silicon to silicon dioxide. The electric field is the driving force for the interface state creation. The walk-out-effect hinders a reliable characterization of the dark count rate and the photon detection efficiency. Therefore a model based on bulk CMOS diodes is ex-tended in order to be used for SOI pin-photodiodes in operation as single-photon detectors and investigate the photon detection efficiency theoretically. This model is used to enhance the pin-photodiode photon detection efficiency. The results of this work reveal the possibilities to improve the SOI pin-photodiode. The dark current can be reduced by improvement of the silicon-silicon dioxide interfaces. Further the dark current model may be extended and optimized. To allow for the use of pin-photodiodes as single-photon detector the walk-out-effect has to be reduced or completely suppressed.

Das Fraunhofer IMS entwickelt hochtemperaturtaugliche SOI-CMOS Prozesse mit minimalen Strukturgrößen von 1,0 µm bzw. 0,35 µm für den Betrieb bei 250 °C und mehr. Für die optimale Prozessentwicklung hin zu einem standardisierten Prozessablauf mit garantierter Funktionalität und Zuverlässigkeit bei hohen Temperaturen sind Simulationen von entscheidender Bedeutung.

Diese Arbeit behandelt die Zuverlässigkeit eines 1 µm-CMOS-Prozesses, der auf Silicon-on-Insulator (SOI)-Wafern gefertigt wurde und für die Anwendung im Temperaturbereich von -40 °C bis 250 °C vorgesehen ist. Dabei werden zwei Themen miteinander verbunden, die Hochtemperaturelektronik und die Zuverlässigkeit. Von Hochtemperaturelektronik spricht man, wenn es um die Anwendung von integrierten Schaltungen im Temperaturbereich oberhalb von 125 °C geht. Da die meisten Zuverlässigkeitsmechanismen, die Halbleiter betreffen können, durch Temperatureinfluss beschleunigt werden, ist die Zuverlässigkeit eines solchen Hochtemperaturprozesses besonders kritisch. Zudem ist die Mehrzahl der häufig angewandten Methoden zur beschleunigten Messung und Bewertung verschiedener Zuverlässigkeitsaspekte nicht für Testtemperaturen oberhalb von 250 °C vorgesehen. In dieser Arbeit wurde deshalb evaluiert, welche Aspekte bei Temperaturen von 250 °C und darüber hinaus besonders relevant sind und ob zusätzliche Mechanismen die Zuverlässigkeit beeinflussen. Die vorgestellten Untersuchungen beziehen sich auf das so genannte End-of-Line Monitoring, d. h. auf die Beurteilung der Zuverlässigkeit einzelner Bauteile nach der Prozessierung. Im Detail sind dies die Bewertung der Qualität und Zuverlässigkeit des 40 nm dicken Gateoxids und der Wolframmetallisierung, die Untersuchung der Programmierbarkeit, des Datenerhalts und der Zyklenfestigkeit von Single-Poly-EEPROM-Speicherzellen sowie die Charakterisierung und die Untersuchung der Langzeitstabilität von Transistoren und Testschaltungen. Bei EEPROM-Speicherzellen tritt oberhalb von 250 °C ein Mechanismus in Erscheinung, der für einen zusätzlichen Datenverlust und damit eine erhöhte Aktivierungsenergie sorgt. Bei der Zuverlässigkeit der Metallisierung spielt Elektromigration keine Rolle, bei Stressmigrationstests an Polysilizium-Metall-Kontakten konnte aber ein mit der Zeit ansteigender Widerstand beobachtet werden, der eine Folge aufgebrochener Wasserstoffbindungen ist. Bei Messungen zur Zuverlässigkeit des Gateoxids wurde festgestellt, dass Elektroneninjektion von Seiten des Polysilizium-Gates einen negativen Einfluss auf Durchbruchspannungen und Durchbruchzeiten von Gateoxidkondensatoren hat. Bei Untersuchungen zu den Auswirkungen heißer Ladungsträger auf die Lebensdauer von NMOS- und PMOS-Transistoren wurde der Einfluss des Back-Gates deutlich. Bei Messungen zur Parameterinstabilität von Transistoren bei negativer Gate-Source-Spannung (NBTI) konnte eine alternative Methode erfolgreich angewandt werden, bei der man statt der Schwellenspannungsänderung eine Stromänderung misst und so das Problem der sonst auftretenden Ausheilung umgeht. Bei der Charakterisierung von Transistoren und Ringoszillatoren wurde eine prinzipielle Funktionalität bis 400 °C festgestellt. Zudem traten im Rahmen der Messgenauigkeiten in einem Zeitraum von einigen Tausend Stunden keine Parameteränderungen an Ringoszillatoren und Bandgap-Schaltungen auf. Die Verwendung von CMOS auf SOI ist prinzipiell bis 400 °C möglich. Durch diese Arbeit ist eine Grundlage gelegt, um beschleunigte Zuverlässigkeitsuntersuchungen auch bei Temperaturen oberhalb von 250 °C durchführen und damit in einem angemessenen Zeitraum sinnvolle Aussagen über die Zuverlässigkeit bei Einsatztemperaturen von 250 °C machen zu können. This thesis is concerned with the reliability of a 1 µm-CMOS-process, which is fabricated on Silicon-on-Insulator (SOI) wafers and destined to be used at temperatures between -40 °C and 250 °C. It brings together two subjects: high temperature electronics and reliability aspects. In this context, high temperature electronics means the application of integrated circuits at temperatures above 125 °C. As most of the reliability mechanisms which concern semiconductors are accelerated by increases in temperature, the reliability of such a process is especially crucial. Furthermore, the majority of the commonly applied methods for accelerated testing and analysis of the different reliability aspects are not intended to be used at temperatures above 250 °C. In this work, we evaluated which aspects are especially relevant at temperatures of 250 °C and above, and whether additional mechanisms perturb the reliability. The presented investigations deal with End-of-Line-Monitoring, which means reliability estimation of single devices after their fabrication. Specifically, we consider the assessment of the reliability of the 40 nm gate-oxide and the tungsten-metallization; the analysis of the programmability, the data retention and the endurance behavior of Single-Poly-EEPROM-cells; and the characterization and the long-term-study of transistors and test-circuits. For EEPROM-cells, a mechanism appears at temperatures above 250 °C which is responsible for additional data loss and high activation energy. Concerning the metallization, electromigration does not play a role, but stress migration tests at polysilicon-metall-contacts showed an increasing resistance with time, which is due to broken hydrogen bonds. Measurements related to gate-oxide reliability indicated that electron injection from the polysilicon-gate has a negative influence on the breakdown-voltage and the time to breakdown of gate-oxide-capacitors. In the investigations of the impact of hot carriers on the lifetime of NMOS- and PMOS-transistors, the back-gate influence became clearly visible. Measurements of the Negative Bias Temperature Instability (NBTI) were successfully carried out by using an alternative method in which current change is measured instead of the variation of the threshold voltage, so that the problem of recovery that would arise otherwise is avoided. Transistors and ring oscillators showed a principal functionality up to 400 °C. In addition to that, no parameter change was detected within some thousands of hours when observing ring oscillators and bandgap references. The use of CMOS on SOI is in principle possible up to 400 °C. This works establishes a basis for accelerated reliability testing at temperatures above 250 °C in order to obtain information about the reliability at a use temperature of 250 °C in reasonable time.

Diese Arbeit beschreibt Messtechniken zur Charakterisierung integriert-optischer Wellenleitersysteme auf Basis der SOI-Technologie. Hierbei lag der Schwerpunkt auf der Bestimmung der Wellenleiterdämpfung sowie der Lebensdauer freier Ladungsträger. Neben einem neuartigen Verfahren zur räumlich aufgelösten Bestimmung der Wellenleiterverluste mittels optischer Frequenzbereichsreflektometrie (OFDR) wird ein experimenteller Nachweis über das nichtreziproke Verhalten der Raman-Streuung in Siliziumwellenleitern gezeigt. Weiterhin wird ein DUV-Lithografieverfahren zur Herstellung periodischer Strukturen in Fotolacken auf Siliziumsubstraten vorgestellt, das auf der Verwendung von Beugungsgittern basiert., In this work, measurement techniques for the characterization of integrated optical waveguides based on the SOI-technology are presented. Silicon nanophotonic waveguides are investigated regarding their linear waveguide losses as well as the lifetime of free charge carriers. A novel measurement technique based on optical frequency-domain reflectometry (OFDR) for the evaluation of the longitudinal attenuation profile of silicon waveguides is introduced. The non-reciprocal behaviour of Raman scattering in silicon waveguides is experimentally shown. Furthermore, a technique for the implementation of periodically structured photoresists on silicon substrates based on DUV-lithography with diffraction gratings is demonstrated.

Integrierte Schaltkreise auf Silizium zeichnen sich nicht durch zunehmende Integrationsdichte, sondern auch durch eine zunehmende Komplexität der integrierten Funktionen aus. Außerdem steigen jedoch die Anforderungen an die Schaltkreise bezüglich ihres Einsatzes auch unter extremen Umgebungsbedingungen. Dazu gehört die Forderung, integrierte Schaltkreise auch bei Temperaturen oberhalb von 150xC betreiben zu können. Der CMOS-Technologie auf konventionellen Silizium-Substraten sind hier Grenzen gesetzt. Diese Grenzen können durch die SOI (Silicon on Insulator)-Technologie überwunden werden.

In der netzgespeisten Leistungselektronik sind für die Antriebs- und Energieversorgungstechnik intelligente Leistungsschalter gefragt. Die am IMS entwickelte Smart-Power-Schaltung umfaßt auf einem Chip einen vertikalen DMOS-Leistungstransistor sowie die erforderliche Ansteuer- und Überwachungselektronik in CMOS-Technologie. Die Isolation zwischen dieser Signalelektronik und dem HV-Leistungsteil wird mit einer vergrabenen SiO2-Schicht erreicht.