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International audience; Les progrès dans le domaine de la technologie des circuits intégrés associés au développement d’outils automatiques d’aide à la conception ont permis l’émergence de systèmes capables de contenir sur un seul circuit plusieurs dizaines de milliards de transistors (VLSI). Cet article présente l’ensemble des étapes de conception de ces circuits numériques (modèles, langages) et les étapes automatisées de synthèses comportementale, logique et physique. Il aborde aussi la conception de systèmes sur des architectures multiprocesseurs et les perspectives d’évolution de ces systèmes intégrés.

National audience; Les FPGA, ou puces reconfigurables, n’ont pas cessé d’évoluer depuis leur création et sont désormais utilisés dans des systèmes complets (Xilinx Zynq ou Altera Stratix). Malgré tout, il reste de nombreux champs applicatifs desquels ils sont absents, et à tort. Utiliser les FPGA de manière plus intense au sein de systèmes complets est possible, mais il faut pour cela développer les capacités multi-utilisateurs de ces plateformes. Donner la capacité à une application s’exécutant sur un FPGA de se stopper pour, par exemple, laisser s’exécuter d’autres applications jugées prioritaires est particulièrement intéressant. Une telle action est qualifiée de « changement de contexte » (en anglais context-switch).Dans cet article, nous présentons une méthode et un outil permettant de donner cette capacité à des circuits fonctionnant sur cible reconfigurable. Le flot de conception présenté s’appuie sur un logiciel de synthèse de haut niveau et offre automatiquement la capacité de commutation aux circuits synthétisés. Les expériences menées sur un panel de circuits classiques montrent que l’ajout de cette capacité à un coût relativement faible ainsi qu’une rapidité de commutation sans égale dans la littérature.

National audience; Le développement dans le domaine du calcul reconfigurable (Reconfigurable Computing) s’oriente vers l’utilisation deplateformes hétérogènes intégrant un processeur et un FPGA. Ce type de système nous permet d’exécuter des traitements dans les parties reconfigurables et de gérer l’ensemble par le processeur générique.En logiciel, la migration de tâches consiste à déplacer l’exécution d’une tâche d’une unité de calcul à une autre. En matériel, il s’agit de déplacer l’exécution d’un accélérateur matériel d’un FPGA vers un autre FPGA. Notre méthode propose une solution capable d’exécuter un accélérateur matériel sur un FPGA, de l’interrompre en cours d’exécution, et de poursuivre son exécution sur un autre FPGA. La validation de la méthode a été faite dans un système incluant deux architectures différentes de la famille Zynq : Zybo et Zedboard.La méthode repose sur un choix judicieux des états d’exécution de l’accélérateur permettant l’interruption, et la sauvegarde des informations nécessaires à sa reprise. Un traitement off-line permet de déterminer les états en fonction de la contrainte de temps. L’ajout de matériel permet d’extraire les bits nécessaires à la sauvegarde de l’état. Le processeur du système est capable de générer la sauvegarde de l’état, la reprogrammation de FPGA et le transfert de l’état vers le nouvel accélérateur pour une reprise d’exécution.Il reste à généraliser une telle approche, avec une gestion efficace de la communication autour de la migration de tâche, et de s’adapter à l’hétérogénéité des plateformes et des familles de FPGA.

National audience; Le champ applicatif des FPGA est particulièrement vaste, mais il est possible d’offrir encore plus de débouchés à leur utilisation. Cet article décrit la brique de base que nous avons développée afin de rendre des tâches matérielles aisément contrôlables. Celle-ci consiste à permettre la préemption d’une tâche se déroulant sur une puce reconfigurable ainsi que son redémarrage futur. Elle est connue en tant que « changement de contexte » dans le domaine des microprocesseurs. Les caractéristiques qu’offrent une telle capacité sont: reconfiguration, dé- fragmentation, etc. On peut résumer en admettant qu’un circuit commutable, dont on peut changer le contexte, permet d’ouvrir les tâches matérielles à des scénarios multi-utilisateurs.Cet article présente un flot de conception basé sur un outil de synthèse d’architecture implantant dans un circuit la capacité de changer de contexte.

National audience; Les puces reconfigurables (FPGA) représentent une ressource de calcul flexible et puissante mais encore trop peu utilisées dans cette optique. Les outils permettant une intensification de l’intégration des FPGA dans les flots de calculs actuels ne sont pas matures. C’est pourquoi nous cherchons a donner au domaine les outils nécessaires à sa croissance. En particulier, l’article suivant montre comment nous mettons en place une solution permettant de donner une réponse au problème du changement de contexte dans le domaine matériel. Deux spécificités caractérisent notre solution. D’une part, on a cherché a diminuer le surcoût lié a l’extraction du contexte d’une tâche matérielle. D’autre part, la sélection des points de sauvegarde s’effectue a haut niveau, avant synthèse logique, grâce au logiciel AUGH, et apporte donc certains avantages sur lesquels nous reviendrons.

Applications in the field of digital communications are becoming more and more diversified and complex. This trend is driven by the emergence of turbo-communications which generalize the principle of iterative processing introduced by the turbo-codes. Implementation of turbo-communication systems, so-called turbo-receivers, is becoming crucial to reach the nowadays performance requirements in terms of transmission quality. Several dedicated implementations of these systems have already been proposed. However, implementation requirements in flexibility (to support the continuously developing new standards and applications in this field) and in high-throughput, make resorting to new design methodologies and the proposal of a flexible turbo communication platform inevitable. The subject of this thesis deals with the implementation of a generic multiprocessor platform dedicated to turbo-receivers et more specifically to convolutional turbo decoders. Thus, the subject evolves around two research areas : algorithmical aspects of turbo-decoding systems and architectural aspects of their numeric design. Concerning the algorithmical part, this work presents a wide range of investigations of parallelism in convolutional turbo decoding. These investigations are based on three-level classification of parallelism techniques, which is constructed according to their granularity and acceleration abilities. Analysis of this classification reveals that sub-block parallelism and component-decoder parallelism need efforts to improve the implementation efficiency. Our researches enlighten that sub- block parallelism becomes more efficient with the message passing initialisation technique. Additionally, we show that component-decoder parallelism with shuffled decoding improves the efficiency of highly parallelized turbo-decoder architecture. Furthermore, we present how to optimise this efficiency through constraints interleaver design. Concerning the architectural part, algorithmical results were integrated in a multiprocessor platform exploiting the tradeoffs between hardware and software (i.e. performance/flexibility) at processing and communication levels. To cope with processing tradeoffs, we propose a Application-Specific Instruction-set Processor (ASIP) dedicated to turbo-decoding of convolutional codes. The designed ASIP provides the required flexibility while enabling high-throughput thanks to a highly parallelized datapath. At the communication level, our multi-ASIP platform exploits dedicated network on chip in order to ensure the bandwidth required for iterative exchange of information. The resulting multi-ASIP platform was prototyped on emulation board based on FPGA. The flexibility of the proposed platform enables the support of all existing and emerging standards of convolutional turbocodes, and have industrial applications in mobile and satellite-based communications, broadcasting, Internet high- throughput., Les applications dans le domaine des communications numériques deviennent de plus en plus complexes et diversifiées. En témoigne l'apparition des turbo-communications qui représentent la généralisation du principe de processus itératif introduit par les turbocodes. La mise en œuvre de systèmes de turbo-communications, communément appelés turbo- récepteurs, est devenue primordiale pour atteindre les performances aujourd'hui exigées en terme de qualité de transmission. Des architectures matérielles dédiées implantant ces systèmes ont déjà vu le jour dans plusieurs équipes de recherches académiques et industrielles. Cependant, pour des exigences de flexibilité de l'implantation (pour supporter les évolutions d'une norme ou des applications multi-standards), de qualité de transmission et de haut débit de communication, des architectures multiprocesseurs adéquates deviennent incontournables. Le sujet de cette thèse porte sur la mise en œuvre d'une plate-forme architecturale multiprocesseur générique adaptée aux turbo-récepteurs et plus particulièrement aux turbo-décodeurs convolutifs. Ainsi, le sujet gravite autour de deux axes de recherche : un axe algorithmique autour des systèmes de turbo-décodage et un autre autour de la conception numérique ces derniers. Sur l'axe algorithmique, ces travaux présentent une étude approfondie des algorithmes de turbo-décodage autour des techniques de parallélisme. Les fondations de cette étude reposent sur une classification des parallélismes existants qui distingue les parallélismes selon leurs granularités et leurs pouvoirs d'accélération. L'analyse de cette classification a révélé la nécessité d'investiguer les parallélismes de sous-bloc et de décodeur composant pour améliorer l'efficacité de leur mise en œuvre. Les recherches menées mettent en évidence que le parallélisme de sous-bloc s'avère plus efficace avec la technique d'initialisation par passage de message. Nous avons également montré que le parallélisme de décodeur composant, grâce à la technique du décodage combiné ou « shuffled decoding » , améliore l'efficacité des architectures de turbo-décodeur fortement parallèles et que cette dernière peut être optimisée en contraignant la conception de l'entrelaceur du turbocode. Sur l'axe architectural, ces avancées algorithmiques ont été mises à profit dans une plate-forme multiprocesseur qui exploite au mieux les compromis matériel/logiciel (i .e. performance/flexibilité) tant au niveau du calcul qu'au niveau des communications. Au niveau du calcul, un processeur ASIP (Application-Specific Instruction-set Processor) dédié au décodage des codes convolutifs a été proposé et conçu de manière à ne fournir que la flexibilité désirée, tout en conservant des performances élevées grâce à un chemin de données fortement parallélisé. Au niveau des communications, la plate-forme a été dotée de réseaux sur puce dédiés pour assurer la bande passante nécessaire aux échanges itératifs d'information. Cette plate-forme multi-ASIP flexible a été prototypée sur une carte d'émulation intégrant des circuits FPGA. La flexibilité de la plate-forme proposée autorise le support de tous les standards de turbocodes convolutifs actuels et émergeants et peut trouver un intérêt industriel dans les domaines des télécommunications mobiles et satellitaires, de la diffusion de contenu ou de l'Internet haut-débit.

Applications in the field of digital communications are becoming more and more diversified and complex. This trend is driven by the emergence of turbo-communications which generalize the principle of iterative processing introduced by the turbo-codes. Implementation of turbo-communication systems, so-called turbo-receivers, is becoming crucial to reach the nowadays performance requirements in terms of transmission quality. Several dedicated implementations of these systems have already been proposed. However, implementation requirements in flexibility (to support the continuously developing new standards and applications in this field) and in high-throughput, make resorting to new design methodologies and the proposal of a flexible turbo communication platform inevitable. The subject of this thesis deals with the implementation of a generic multiprocessor platform dedicated to turbo-receivers et more specifically to convolutional turbo decoders. Thus, the subject evolves around two research areas : algorithmical aspects of turbo-decoding systems and architectural aspects of their numeric design. Concerning the algorithmical part, this work presents a wide range of investigations of parallelism in convolutional turbo decoding. These investigations are based on three-level classification of parallelism techniques, which is constructed according to their granularity and acceleration abilities. Analysis of this classification reveals that sub-block parallelism and component-decoder parallelism need efforts to improve the implementation efficiency. Our researches enlighten that sub- block parallelism becomes more efficient with the message passing initialisation technique. Additionally, we show that component-decoder parallelism with shuffled decoding improves the efficiency of highly parallelized turbo-decoder architecture. Furthermore, we present how to optimise this efficiency through constraints interleaver design. Concerning the architectural part, algorithmical results were integrated in a multiprocessor platform exploiting the tradeoffs between hardware and software (i.e. performance/flexibility) at processing and communication levels. To cope with processing tradeoffs, we propose a Application-Specific Instruction-set Processor (ASIP) dedicated to turbo-decoding of convolutional codes. The designed ASIP provides the required flexibility while enabling high-throughput thanks to a highly parallelized datapath. At the communication level, our multi-ASIP platform exploits dedicated network on chip in order to ensure the bandwidth required for iterative exchange of information. The resulting multi-ASIP platform was prototyped on emulation board based on FPGA. The flexibility of the proposed platform enables the support of all existing and emerging standards of convolutional turbocodes, and have industrial applications in mobile and satellite-based communications, broadcasting, Internet high- throughput.; Les applications dans le domaine des communications numériques deviennent de plus en plus complexes et diversifiées. En témoigne l'apparition des turbo-communications qui représentent la généralisation du principe de processus itératif introduit par les turbocodes. La mise en œuvre de systèmes de turbo-communications, communément appelés turbo- récepteurs, est devenue primordiale pour atteindre les performances aujourd'hui exigées en terme de qualité de transmission. Des architectures matérielles dédiées implantant ces systèmes ont déjà vu le jour dans plusieurs équipes de recherches académiques et industrielles. Cependant, pour des exigences de flexibilité de l'implantation (pour supporter les évolutions d'une norme ou des applications multi-standards), de qualité de transmission et de haut débit de communication, des architectures multiprocesseurs adéquates deviennent incontournables. Le sujet de cette thèse porte sur la mise en œuvre d'une plate-forme architecturale multiprocesseur générique adaptée aux turbo-récepteurs et plus particulièrement aux turbo-décodeurs convolutifs. Ainsi, le sujet gravite autour de deux axes de recherche : un axe algorithmique autour des systèmes de turbo-décodage et un autre autour de la conception numérique ces derniers. Sur l'axe algorithmique, ces travaux présentent une étude approfondie des algorithmes de turbo-décodage autour des techniques de parallélisme. Les fondations de cette étude reposent sur une classification des parallélismes existants qui distingue les parallélismes selon leurs granularités et leurs pouvoirs d'accélération. L'analyse de cette classification a révélé la nécessité d'investiguer les parallélismes de sous-bloc et de décodeur composant pour améliorer l'efficacité de leur mise en œuvre. Les recherches menées mettent en évidence que le parallélisme de sous-bloc s'avère plus efficace avec la technique d'initialisation par passage de message. Nous avons également montré que le parallélisme de décodeur composant, grâce à la technique du décodage combiné ou « shuffled decoding » , améliore l'efficacité des architectures de turbo-décodeur fortement parallèles et que cette dernière peut être optimisée en contraignant la conception de l'entrelaceur du turbocode. Sur l'axe architectural, ces avancées algorithmiques ont été mises à profit dans une plate-forme multiprocesseur qui exploite au mieux les compromis matériel/logiciel (i .e. performance/flexibilité) tant au niveau du calcul qu'au niveau des communications. Au niveau du calcul, un processeur ASIP (Application-Specific Instruction-set Processor) dédié au décodage des codes convolutifs a été proposé et conçu de manière à ne fournir que la flexibilité désirée, tout en conservant des performances élevées grâce à un chemin de données fortement parallélisé. Au niveau des communications, la plate-forme a été dotée de réseaux sur puce dédiés pour assurer la bande passante nécessaire aux échanges itératifs d'information. Cette plate-forme multi-ASIP flexible a été prototypée sur une carte d'émulation intégrant des circuits FPGA. La flexibilité de la plate-forme proposée autorise le support de tous les standards de turbocodes convolutifs actuels et émergeants et peut trouver un intérêt industriel dans les domaines des télécommunications mobiles et satellitaires, de la diffusion de contenu ou de l'Internet haut-débit.

International audience; La complexité algorithmique, dégagée par les décodeurs itératifs comme les turbo codes, impose une gestion optimale du parallélisme pour atteindre de hauts débits. Ce papier explore le parallélisme dans le turbo décodage de codes convolutifs avec l'algorithme BCJR et propose une classification à plusieurs niveaux des techniques de parallélisme. Il montre également pour le parallélisme de sous-bloc que d'une part l'initialisation par passage de message surpasse l'initialisation par acquisition, et que d'autre part ce parallélisme est inefficace à fort degré de parallélisme. A l'inverse, le parallélisme de décodeur composant s'y révèle très efficace.

Quoique l'utilisation agricole des déchets ou produits organiques (déjections animales, boues, composts) apparaisse intuitivement comme une pratique bénéfique pour l'environnement, la démonstration objective du bien-fondé environnemental des filières de gestion biologique se révèle difficile, tant sur le choix des critères à prendre en compte que sur l'évaluation de ces critères. Le travail présenté ici visait à rassembler les connaissances de base nécessaires à la réalisation d'évaluations environnementales globales du type " analyse de cycle de vie " de ces filières. Autant que possible, toutes les catégories d'impact potentiel, ainsi que toutes les étapes de traitement ont été considérées, y compris la phase suivant le retour au sol des produits. L'étude a comporté deux phases : la collecte des données disponibles dans la littérature sur les rejets et consommations de substances et d'énergie associés à ces différentes étapes, puis la mise en cohérence des valeurs retenues pour chaque facteur d'impact dans un format directement utilisable par les outils d'évaluation environnementale. Globalement, au regard de la grande sensibilité des facteurs d'impact à la nature des produits ainsi qu'aux conditions de traitement et de milieu (température, type de sol), les connaissances disponibles s'avèrent souvent beaucoup trop partielles en termes, à la fois, d'acquisition de données en conditions réelles et de compréhension des phénomènes mis en jeu. / The organic recovery of biodegradable waste intuitively appears to be environmentally sound. However, this assumption in favour of biological waste management is not easy to justify objectively, owing both to the choice of comparison criteria to consider and to the valuation of these criteria. The work presented here aimed at gathering the basic data necessary to perform global environmental assessments (like life cycle analysis) of biological waste treatment. As much as possible, all potential impact categories, along with all different stages of treatment were taken into account, including the stage following land application. The study consisted, firstly in collecting in literature obtainable data on the consumption and rejects of matter and energy associated to this different stages, and secondly in compiling the data retained for each impact factor in a form directly useable in environmental assessment tools. Globally, considering the huge sensitiveness of impact factors to the nature of substrates and to the treatment and background conditions (temperature, soil type), the available data appear to be much too scarce, both in term of on-site data acquisition and of the understanding of the underlying mechanisms.

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