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Advances in microelectronics and integrated technologies have allowed the evolution and growth of the world of nomad connected objects. However, these wireless devices require power and involve notions of maintenance, access and autonomy. Thus, with the aim of contributing to making these devices totally autonomous, this thesis proposes the study of a circuit participating in the supply of these connected objects using integrated technologies and RF Energy Harvesting at 2.45 GHz. We will study and compare two integrated technologies: a more recent one, the FDSOI 28 nm and the other more known and standard, the BULK 350 nm. To achieve a power supply function, we will combine an RF to DC energy rectifier circuit with a voltage boost circuit known as a charge pump. The use of FDSOI technology will allow us to use the advantage of substrate biasing, allowing additional gain in voltage rectification performance. This will allow us to respond to the problem: do the new integrated technologies make it possible to create sufficiently high-performance circuits toparticipate in the supply of wireless sensors thanks to RF Energy Harvesting? Firstly, our simulation work shows that the FDSOI technology thanks to the polarization of the substrate makes it possible to obtain better threshold voltages for its transistors and thus increase the voltage produced in rectification (transistor mounted as a diode). Second, we dimensioned our circuits using a method of parametric analysis. Finally, after taking into account the parasites resulting from post-layout simulations, we produced two sets of chips in each technology. Theresults of the simulations and measurements show that it is quite possible to contribute to the power supply of a sensor such as the TelosB in its standby phase by using RF energy recovery and our proposed rectifier circuits. However, the assembly of the different circuits has not been approached in this thesis and constitutes a line of thought for future work as well as the possibility of coupling the RF energy used to supply information.; Les avancées en micro-électronique et technologies intégrées ont permis l’évolution et l’accroissement du monde des objets connectés nomades. Cependant, ces appareils sans-fil nécessitent d’être alimentés et font intervenir des notions de maintenance, d’accès et d’autonomie. Ainsi, dans le but de rendre ces dispositifs totalement autonomes, cette thèse propose l’étude d’un circuit participant à l’alimentation de ces objets connectés en utilisant les technologies intégrées avec comme source la récupération d’énergie radiofréquence (RF) à 2,45 GHz. La confrontation entre deux technologies intégrées est présentée : une plus récente la FDSOI 28 nm et l’autre plus connue et standard, la BULK 350 nm. Pour réaliser la fonction d’alimentation, un circuit de redressement d’énergie RF (rectenna) est associé à un circuit élévateur de tension connu sous le nom de pompe de charge. La polarisation du substrat en technologie FDSOI montre qu’une amélioration des performances de redressement est envisageable. Cela permet de répondre à la problématique : les nouvelles technologies intégrées permettent-elles de réaliser des circuits suffisamment performants pour participer à l’alimentation des capteurs sans-fil grâce à la collecte d’énergie RF ? En premier lieu, nos travaux de simulations mettent en évidence le fait que la technologie FDSOI grâce à la polarisation du substrat rend possible la diminution de la tension de seuil du transistor et donc l’augmentation de la tension de sortie du redresseur (transistor monté en diode). En second lieu, les circuits sont dimensionnés en utilisant une méthode de simulations paramétriques à plusieurs variables. Enfin, après prise en compte des parasites issus de simulations post-layout, deux jeux de puces dans chaque technologie sont réalisés. Les résultats de simulation et mesure indiquent que la méthodologie adoptée contribue à l’alimentation d’un capteur tel que le TelosB dans sa phase de veille en utilisant la récupération d’énergie RF et les topologies de circuits proposés. Toutefois, l’assemblage des différents circuits n’a pas été abordé dans cette thèse et constitue une piste de réflexion pour les travaux futurs de même manière que pouvoir coupler l’énergie RF servant à l’alimentation à de l’information.

The objectives of this thesis concern the simulation, the design and the characterization of new single-photon avalanche diode (SPAD) structures implemented in 28nm FD-SOI (Fully Depleted Silicon on Insulator) CMOS technology from STMicroelectronics. SPAD photodetectors have a high detection sensitivity (combined with a very short response time) which makes them excellent candidates for Time of Flight (ToF) measurements in telemetry, facial recognition and LIDAR applications (Light Detection and Ranging) for autonomous cars. The integration of the SPAD into the FD-SOI CMOS technology allows to create an intrinsically 3D pixel, i) by implementing the SPAD at the PW (P-Well) / DNW (Deep N-Well) junction into the silicon bulk under the buried oxide (BOX), and ii) by using the silicon film located above the BOX to integrate the associated electronics (quenching and addressing circuits), while optimizing the filling factor with a back-side illumination (BSI) approach. The SPAD realized in the native technology (with respect of all design rules) have highlighted several weak points: a high DCR (Dark Count Rate) for low excess voltages (500Hz/µm2 at Vex = 0.5V for a breakdown voltage of 9.5V) and a predominant breakdown on the edges of the active zone. In this context, the work presented in this thesis has focused on the optimization of the electrical performances of the FD-SOI SPAD by modifications of the structure: adjustments of DNW implantation conditions, modifications of STI (Shallow Trench Isolation) etc. The optimized SPAD FD-SOI structures have experimentally demonstrated a much lower level of DCR (17Hz/µm2 at Vex = 1V for a breakdown voltage of 15.8V). Preliminary electro-optical characterizations were carried out with a photon detection probability of 7% at Vex = 1V and a wavelength of 650nm. Even if this work did not achieve the performance of the state of the art, it explored many paths for optimization, some leading to a significant improvement in the performance of SPAD in this technology. The continuation of this work (association of these SPAD FD-SOI structures optimized with powerful integrated electronics, thinning of the devices to operate with back side illumination etc.) should allow to realize intrinsically 3D SPAD pixels (without the use of wafer-to-wafer bonding) with high performance in the near infrared for embedded 3D imaging applications., L'objectif de cette thèse concerne la simulation, la conception et la caractérisation de nouvelles structures de diodes à avalanche à photon unique (Single Photon Avalanche Diode - SPAD) implémentées dans la technologie CMOS FD-SOI (Fully Depleted Silicon On Insulator) 28nm de STMicroelectronics. Les photodétecteurs SPAD présentent une grande sensibilité de détection (associée à un temps de réponse très court) qui fait d’eux d’excellents candidats pour la mesure du temps de vol (Time Of Flight – ToF) dans des applications de télémétrie, de reconnaissance faciale et de LIDAR (Light Detection And Ranging) pour les voitures autonomes. L’intégration de la SPAD en CMOS FD-SOI permet de créer un pixel intrinsèquement 3D, i) en incorporant la SPAD au niveau de la jonction PW (P-Well) / DNW (Deep N-Well) dans le silicium bulk sous l’oxyde enterré (BOX) et ii) en utilisant le film silicium situé au-dessus du BOX pour intégrer l'électronique associée au détecteur (circuits d'étouffement et d'adressage), tout en optimisant le facteur de remplissage avec une approche BSI (back side illumination). Les SPAD réalisées dans la technologie native (avec respect des règles de dessin) ont mis en évidence plusieurs points faibles : un DCR (Dark Count Rate) élevé pour des tensions d'excès faibles (500Hz/µm2 à Vex = 0.5V pour une tension de claquage de 9.5V) ainsi qu'un claquage prédominant sur la périphérie de la zone active. Dans ce contexte, les travaux présentés dans cette thèse ont porté sur l'optimisation des performances électriques de la SPAD FD-SOI par des modifications de la structure respectant ou non le procédé de fabrication : adaptation des conditions d’implantation du caisson profond DNW, remaniement des tranchées STI (Shallow Trench Isolation) etc. Les structures SPAD-FD-SOI ainsi optimisées ont démontré expérimentalement un bien meilleur niveau de DCR (17Hz/µm2 à Vex = 1V pour une tension de claquage de 15.8V). Des caractérisations électro-optiques préliminaires ont été réalisées avec une probabilité de détection des photons de l’ordre de 7% à Vex = 1V et une longueur d’onde de 650nm. Même si ces travaux n’ont pas permis d’atteindre les performances des SPAD les plus performantes de l’état de l’art, ils ont exploré de nombreuses voies d’optimisation, certaines conduisant à une amélioration significative des performances des SPAD réalisées dans cette technologie. La poursuite de ces travaux (association de ces structures SPAD FD-SOI optimisées avec une électronique intégrée performante, amincissement des dispositifs pour opérer avec un éclairage par la face arrière etc.) devrait permettre de réaliser des pixels SPAD intrinsèquement 3D (sans recours à du collage de wafers) très performants dans le proche infrarouge pour les applications d’imagerie 3D embarquées.

Wireless applications are almost by definition battery powered devices. Power consumption is therefore a major concern for the LNA design. There are always compromises to satisfy the low noise factor, reasonable gain, high linearity, low power and low cost.The objective of this work is to design a low noise amplifier LNA in 28 nm FDSOI technology provided by STMicroelectronics by implementing the design method of gm/ID and the RFPG (RF power gating) technique. The main part of this design is to achieve LNAs with very low power consumption without degrading performance.At first, the LNA design is based on the gm/ID methodology and the characteristics of the 28nm FDSOI technology. For such technologies, recent works show that good trade-offs between performances and consumption can be obtained in moderate or weak inversion region. In this work we present a complete method to size capacitive feedback LNAs. This topology is chosen for its compactness since only one inductor is used (in the input matching network). The presented design flow allows reaching some given performances (Noise Figure NF and voltage gain Glna) with the minimum power consumption while having a design constraint on the value of the inductor to better control the cost of the LNA. This low-power LNA conception is based on a gm/ID approach which is suitable for RF design in advanced technologies such as FDSOI. This method allows the sizing of all the components to reach a given NF and voltage gain while maximizing the gm/ID to minimize the power consumption. In addition, even if the linearity is not considered as a design constraint, this method leads to good IIP3 performances because it tends to reduce the input quality factor which causes high non-linearity. Moreover, this proposed method makes it possible to have a low input inductance value for adaptation. This inductance can also be replaced by bonding.In a second step, a LNA with the RFPG technique is presented. Based on a first LNA, a RFPG LNA is designated in very low consumption by turning on and off the LNA quickly. The principle of RFPG consists on power gating RF blocs such as LNA or Mixer during the symbol time. This approach is based on the observation that, in the case of a good propagation channel, it is not necessary to collect all the energy of the symbol. With this technique, it is possible to adapt the performance of the receiver to the quality of the channel and thus to adapt the power consumption.With the gm/ID method, the RFPG technique on advanced FDSOI technology, LNA consumption can be greatly reduced in keeping good performance.Mots-clés: Low noise amplifier; capacitive feedback; low power; gm/ID; RFPG (RF power gating); 28nm FDSOI; Les applications sans fil sont presque par définition des appareils alimentés par des batteries. La consommation d’énergie est donc une préoccupation majeure pour la conception des LNAs. Il existe toujours des compromis pour satisfaire le facteur de faible bruit, un gain raisonnable, une linéarité élevée, une faible consommation et un faible coût.L’objectif de ce travail est de concevoir un amplificateur faible bruit LNA en technologie CMOS 28 nm FDSOI fournit par STMicroelectronics en mettant en œuvre la méthode de conception en gm/ID et la technique RFPG (RF power gating). La partie principale de cette conception est de réaliser des LNAs avec une très faible consommation sans dégrader les performances.Dans un premier temps, la conception du LNA est basée sur la méthodologie gm/ID et sur les caractéristiques de la technologie de 28nm FDSOI. Pour ces technologies avancées, des travaux récents montrent que des bons compromis entre les performances et la consommation d’énergie peuvent être obtenus dans les régions d'inversions modérées ou faibles. Dans ce travail, nous présentons une méthode complète pour dimensionner les LNA à la topologie de capacité feedback. Cette topologie a été choisie pour sa compacité puisqu'une seule inductance est utilisée (dans le réseau d'adaptation d'entrée). Cette conception présentée permet d’atteindre certaines performances données NF (Noise Figure) et Glna (gain en tension) avec une consommation d’énergie minimale et une faible valeur d’inductance afin de mieux contrôler le coût du LNA. Cette conception LNA à faible consommation repose sur une approche gm/ID adaptée à la conception RF dans des technologies avancées comme FDSOI. Cette méthode permet également de dimensionner tous les composants pour atteindre un Glna et de NF donné, en maximisant le rapport gm/ID afin de minimiser la consommation d’énergie. De plus, même si la linéarité n’est pas considérée comme une contrainte de conception, cette méthode a des bonnes performances IIP3 car elle tend à réduire le facteur de qualité en entrée, ce qui entraîne une non-linéarité élevée. Cette méthode proposée permet également d'avoir une faible valeur d'inductance d'entrée pour l'adaptation. Cette inductance peut être remplacée des bonding.Dans un deuxième temps, un LNA avec la technique RFPG est présenté. Sur la base du premier LNA, un LNA RFPG est conçu avec pour principale caractéristiques sa très faible consommation (allumer et éteindre rapidement le LNA). Le principe de RFPG consiste à utiliser des blocs RF tels que LNA ou Mixer pendant le temps des symboles. Cette approche est basée sur l'observation que, dans le cas d'un bon canal de propagation, il n'est pas nécessaire de collecter toute l'énergie du symbole. Avec cette technique, il est possible d'adapter les performances du récepteur à la qualité du canal et ainsi d'adapter la consommation d'énergie.Avec la méthode gm/ID, la technique RFPG sur la technologie avancée FDSOI, la consommation de LNA peut être largement réduit en gardant les bonnes performances.Mots-clés: Amplificateur faible bruit; capacitive feedback; faible consommation; gm/ID; RFPG(RF power gating); 28nm FDSOI

The ``Moore's Law'' has defined the advancement of the semi-conductor industry for almost half a century. The device dimensions have reduced with each new technology node, and the design community and the market for the semiconductor have always followed this advancement of the industry and created applications which took better advantage of these new devices. But during the past decade, with the device dimensions approaching the fundamental limits imposed by the materials, the pace of this scaling down of device dimensions has decreased. While the technology struggled to keep alive the spirit of ``Moore's Law'' using innovative techniques like 3-D integration and new device architectures, the market also evolved to start making specific demands on the devices, like low power, low leakage devices demanded by Internet of Things (IoT) applications and high performance devices demanded by 5-G and data centre applications. So the semiconductor industry has slowly moved away from being driven by technology advancement, and rather it is now being driven by applications.Increasing power dissipation is an unavoidable outcome of the scaling process, while also targeting higher frequency applications. Historically, this issue has been handled by replacing the basic transistors (BJTs by MOSFETs), freezing the operation frequency in the system, lowering supply voltage, etc. The reduction of supply voltage is even more important for low power applications like in IoT, but this is limited by the device variability. Lowering the supply voltage implies reduced margin for the designers to handle the device variability. This calls for access to improved tools for the designers to predict the variability in the devices and evaluate its effect on the performance of their design and innovations in technology to reduce the variability in the devices. This thesis concentrates in the first part, and evaluates how the device variability can be accurately modelled and how its prediction can be included in the compact models used by the designers in their SPICE simulations.At first the thesis analyses the device variability in advanced FD-SOI transistors using direct measurements. In the spatial scale, depending on the distance between the two devices being considered, the variability can be classified into intra-die, inter-die, inter-wafer, inter-lot or even between different fabs. For the sake of simplicity all the variability within a single die can be grouped together as local variability, while others as global variability. Finally between two arbitrary device, there will be contributions from both local and global variability, in which case it is easier to term it as the total variability. Dedicated measurement strategies are developed using specialized test structures to directly evaluate the variability in different spatial scales using C-V and I-V characterisations. The effect of variability is first analysed on selected figure of merits (FOMs) and process parameters extracted from the C-V and I-V curves, for which parameter extraction methodologies are developed or existing methods are improved. This analysis helps identify the distribution of the parameters and the possible correlations present between the parameters.A very detailed analysis of the device variability in advanced FD-SOI transistors is undertaken in this thesis and a novel and unique characterisation and modelling methodology for the different types of variability is presented in great detail. The dominant sources of variability in the device behaviour, in terms of C-V and I-V and also in terms of parasitics (like gate leakage current) are identified and quantified. This work paves the way to a greater understanding of the device variability in FD-SOI transistors and can be easily adopted to improve the predictability of the commercial SPICE compact models for device variability., Selon l’esprit de la “loi de Moore” utilisant des techniques innovantes telles que l’intégration 3D et de nouvelles architectures d’appareils, le marché a également évolué pour commencer à imposer des exigences spécifiques aux composants, comme des appareils à faible consommation et à faible fuite, requis par l’Internet des objets (IoT) applications et périphériques hautes performances demandés par les applications 5-G et les centres de données. Ainsi, le secteur des semi-conducteurs s’est peu à peu laissé guider par les avancées technologiques, mais aussi par les applications.La réduction de la tension d’alimentation est encore plus importante pour les applications à faible puissance, comme dans l’IoT, cela est limité par la variabilité du périphérique. L’abaissement de la tension d’alimentation implique une marge réduite pour que les concepteurs gèrent la variabilité du dispositif. Cela nécessite un accès à des outils améliorés permettant aux concepteurs de prévoir la variabilité des périphériques et d’évaluer son effet sur les performances des leur conception, ainsi que des innovations technologiques permettant de réduire la variabilité des périphériques.Cette thèse se concentre dans la première partie et examine comment la variabilité du dispositif peut être modélisée avec précision et comment sa prévision peut être incluse dans les modèles compacts utilisés par les concepteurs dans leurs simulations SPICE. La thèse analyse d’abord la variabilité du dispositif dans les transistors FD-SOI avancés à l’aide de mesures directes. À l’échelle spatiale, en fonction de la distance entre les deux dispositifs considérés, la variabilité peut être classée en unités de fabrication intra-matrice, inter-matrice, inter-tranche, inter-lot ou même entre différentes usines de fabrication. Par souci de simplicité, toute la variabilité d’une même matrice peut être regroupée en tant que variabilité locale, tandis que d’autres en tant que variabilité globale. Enfin, entre deux dispositifs arbitraires, il y aura des contributions de la variabilité locale et globale, auquel cas il est plus facile de l’appeler la variabilité totale. Des stratégies de mesure dédiées sont développées à l’aide de structures de test spécialisées pour évaluer directement la variabilité à différentes échelles spatiales à l’aide de caractérisations C-V et I-V. L’effet de la variabilité est d’abord analysé sur des facteurs de qualité (FOM) sélectionnés et des paramètres de procédés extraits des courbes C-V et I-V, pour lesquels des méthodologies d’extraction de paramètres sont développées ou des méthodes existantes améliorées. Cette analyse aide à identifier la distribution des paramétres et les corrélations possibles présentes entre les paramètres.Ensuite, nous analysons la variabilité dépendante de la polarisation dans les courbes I-V et C-V. Pour cela, une métrique universelle, qui fonctionne quelle que soit l’échelle spatiale de la variabilité, est definée sur la base de l’analyse des appariement précédemment rapportée pour la variabilité locale. Cette thèse étend également cette approche à la variabilité globale et totale. L’analyse de l’ensemble des courbes permet de ne pas manquer certaines informations critiques dans une plage de polarisation particulière, qui n’apparaissaient pas dans les FOM sélectionnés.Une approche de modélisation satistique est utilisée pour modéliser la variabilité observée et identifier les sources de variations, en termes de sensibilité à chaque source de variabilité, en utilisant un modèle physique compact comme Leti-UTSOI. Le modèle compact est d’abord étalonné sur les courbes C-V et I-V dans différentes conditions de polarisation et géométries. L’analyse des FOM et de leurs corrélations a permis d’identifier les dépendances manquantes dans le modèle compact. Celles-ci ont également été incluses en apportant de petites modifications au modèle compact.

Advanced CMOS nodes trend to reduce the size of transistors hence reducing the power supply voltages and consequently available dynamics for the representation of analog signals. This work aims at proposing a data representation alternative which is usually done by an amplitude value. The chosen solution is to use a time-domain representation.In this thesis, we study both the use of a VCO-based ADC to convert an analog data into a time-domain one and a calculating method using data already encoded into the time domain.The three pillars of this thesis are a method to digitize a time-domain data so as to do more complex calculations, a method with a « residue extraction » allowing us to improve VCO-based ADCs performance in terms of resolution for a given bandwidth and an innovative architecture of a hybrid ADC which can adjust its operation switching between an asynchronous low-performance mode (which is a low power mode) and a synchronous high-performance mode (which is more energy consuming). The potential of these methods is pointed out by means of simulations that mimic the behavior of the 28 nm FDSOI CMOS technology., Dans un contexte de réduction des tailles de transistors dans les technologies CMOS très avancées entraînant la réduction des tensions d’alimentation et par conséquent des dynamiques disponibles pour la représentation des signaux analogiques, ce travail de thèse vise à proposer une alternative à la représentation des données dans le domaine de l’amplitude. La solution qui a été retenue est une représentation de la donnée dans le domaine temporel.Dans ce manuscrit nous étudions à la fois la conversion d’une donnée analogique dans le domaine temporel via, notamment, un convertisseur analogique numérique basé sur un oscillateur contrôlé en tension mais aussi les possibilités de calculs sur des signaux supports d’une information déjàcodée dans le domaine temporel.Nous proposons à l’issu de ce travail à la fois une méthode pour numériser une information temporel afin de pouvoir effectuer des calculs complexes avec, une méthode « d’extraction du résidu » pour améliorer les performances d’un VCO-based ADC en termes de résolution par rapport à la bande passante et une architecture de « convertisseur hybride » permettant d’adapter sonfonctionnement entre un mode dégradé asynchrone et peu consommant et un mode performant synchrone et plus gourmand en énergie tout en mettant en avant le potentiel de ces solutions au travers de simulations dont les modèles se basent sur la technologie CMOS FDSOI en 28 nm.

Energy harvesting is a promising research theme which analyzes a wide range of sources for the application. These sources can be mechanical, thermal or electromagnetic, etc. Hereby, the work presented explores technical solutions for ambient electromagnetic energy harvesting. Electromagnetic energy is capable of partly or completely supplying energy to low-power wireless communication systems. Many interesting applications are feasible, such as, wireless sensor networks (WSN) ensuring IoT (Internet-of-Things), in the medical field, security, by using equipments containing an antenna. However, the antenna is a voluminous passive component which is utilized merely for a fraction of the time, i.e., just for communications. The underlying idea of RF energy harvesting is to use the antenna to harvest the ambient electromagnetic energy, despite the low power recovered. Associated with the antenna, the RF energy harvesting is based on implementing diodes in rectifiers. In this manuscript, integrated diodes from modern technology: FD-SOI 28 nm are studied.In this work, three run for RF energy harvesting are designed. Two of them are realized in FD-SOI technology. One and two stage Dickson rectifiers for RF energy harvesting using FD-SOI are designed, characterized, measured and compared to RF-DC converters made with 55nm BiCMOS technology. These rectifiers are state-of-the-art in terms of the power conversion efficiency for a given power of the order of -20 dBm. Furthermore, FD-SOI technology offers a new degree of freedom with the back gate polarization (BG). This polarization of the BG makes it viable to change the parameters of the non-linear elements at the base of the conversion. Moreover, an investigation of integrated Schottky diodes using FDSOI 28 nm is presented. At the end of these experiments, a method of optimizing of the design of these Dickson converters based on simplified specifications is proposed.; La récupération d’énergie est un thème de recherche prometteur qui explore un large éventail de sources. Parmi ces sources, on trouve l’énergie mécanique, thermique, électromagnétique, etc. Cette thèse se propose d’explorer des solutions techniques de récupération de l’énergie électromagnétique ambiante. Ce type d’énergie offre une belle opportunité pour participer à l’alimentation, partielle ou complète, d’un système de communication sans fil à basse consommation. Beaucoup d’applications intéressantes telles que les réseaux de capteurs sans fil (WSN), assurant ainsi l’IoT (internet of things), dans le domaine médical et dans la sécurité, sont dotés d’une antenne. Or cette antenne qui est un composant passif volumineux n’est utilisée qu’une faible fraction du temps pour les seules communications. Dans le cadre de la récupération d’énergie RF, l’idée est de mettre à profit ce composant pour glaner l’énergie électromagnétique ambiante, malgré la faible puissance récupérée. Associée à l’antenne, la récupération d’énergie RF est basée sur la mise en œuvre de diodes en redresseurs. Dans ce manuscrit, des diodes intégrées issues d’une technologie moderne : FDSOI 28 nm sont utilisées.A l’issue de ces travaux, trois « runs » dont deux en technologie FDSOI ont pu être réalisés. Des convertisseurs d’énergie RF, du type Dickson, d’un et deux étages, ont été conçus et réalisés à l’aide de cette technologie, mesurés et même comparés à des convertisseurs RF-DC réalisés avec une autre technologie BiCMOS 55 nm. Les convertisseurs réalisés sont à l’état de l’art au niveau du rendement de conversion énergétique pour une puissance donnée de l’ordre de -20 dBm. La technologie FD-SOI offre un nouveau degré de liberté à l’aide de la polarisation de la grille arrière (BG : Back Gate). Cette polarisation du BG permet de modifier les paramètres de l’élément non-linéaire à la base de la conversion. Par ailleurs, une étude sur la réalisation d’une diode Schottky intégrée dans le processus de la FDSOI 28 nm a même été envisagée. A l’issue de ces premières expériences, une méthode d’optimisation de la conception de ces convertisseurs Dickson à partir d’un cahier des charges simplifiée, a été proposée.

Energy harvesting is a promising research theme which analyzes a wide range of sources for the application. These sources can be mechanical, thermal or electromagnetic, etc. Hereby, the work presented explores technical solutions for ambient electromagnetic energy harvesting. Electromagnetic energy is capable of partly or completely supplying energy to low-power wireless communication systems. Many interesting applications are feasible, such as, wireless sensor networks (WSN) ensuring IoT (Internet-of-Things), in the medical field, security, by using equipments containing an antenna. However, the antenna is a voluminous passive component which is utilized merely for a fraction of the time, i.e., just for communications. The underlying idea of RF energy harvesting is to use the antenna to harvest the ambient electromagnetic energy, despite the low power recovered. Associated with the antenna, the RF energy harvesting is based on implementing diodes in rectifiers. In this manuscript, integrated diodes from modern technology: FD-SOI 28 nm are studied.In this work, three run for RF energy harvesting are designed. Two of them are realized in FD-SOI technology. One and two stage Dickson rectifiers for RF energy harvesting using FD-SOI are designed, characterized, measured and compared to RF-DC converters made with 55nm BiCMOS technology. These rectifiers are state-of-the-art in terms of the power conversion efficiency for a given power of the order of -20 dBm. Furthermore, FD-SOI technology offers a new degree of freedom with the back gate polarization (BG). This polarization of the BG makes it viable to change the parameters of the non-linear elements at the base of the conversion. Moreover, an investigation of integrated Schottky diodes using FDSOI 28 nm is presented. At the end of these experiments, a method of optimizing of the design of these Dickson converters based on simplified specifications is proposed., La récupération d’énergie est un thème de recherche prometteur qui explore un large éventail de sources. Parmi ces sources, on trouve l’énergie mécanique, thermique, électromagnétique, etc. Cette thèse se propose d’explorer des solutions techniques de récupération de l’énergie électromagnétique ambiante. Ce type d’énergie offre une belle opportunité pour participer à l’alimentation, partielle ou complète, d’un système de communication sans fil à basse consommation. Beaucoup d’applications intéressantes telles que les réseaux de capteurs sans fil (WSN), assurant ainsi l’IoT (internet of things), dans le domaine médical et dans la sécurité, sont dotés d’une antenne. Or cette antenne qui est un composant passif volumineux n’est utilisée qu’une faible fraction du temps pour les seules communications. Dans le cadre de la récupération d’énergie RF, l’idée est de mettre à profit ce composant pour glaner l’énergie électromagnétique ambiante, malgré la faible puissance récupérée. Associée à l’antenne, la récupération d’énergie RF est basée sur la mise en œuvre de diodes en redresseurs. Dans ce manuscrit, des diodes intégrées issues d’une technologie moderne : FDSOI 28 nm sont utilisées.A l’issue de ces travaux, trois « runs » dont deux en technologie FDSOI ont pu être réalisés. Des convertisseurs d’énergie RF, du type Dickson, d’un et deux étages, ont été conçus et réalisés à l’aide de cette technologie, mesurés et même comparés à des convertisseurs RF-DC réalisés avec une autre technologie BiCMOS 55 nm. Les convertisseurs réalisés sont à l’état de l’art au niveau du rendement de conversion énergétique pour une puissance donnée de l’ordre de -20 dBm. La technologie FD-SOI offre un nouveau degré de liberté à l’aide de la polarisation de la grille arrière (BG : Back Gate). Cette polarisation du BG permet de modifier les paramètres de l’élément non-linéaire à la base de la conversion. Par ailleurs, une étude sur la réalisation d’une diode Schottky intégrée dans le processus de la FDSOI 28 nm a même été envisagée. A l’issue de ces premières expériences, une méthode d’optimisation de la conception de ces convertisseurs Dickson à partir d’un cahier des charges simplifiée, a été proposée.

Thin film technologies appear as reliable solutions for Nano electronics to go beyond bulk silicon technology limits, allowing lower power bias and thus energy harvesting. Indeed, Metal Oxide Semiconductors transistors (MOSFETs) with fully depleted substrate (FDSOI for ’Fully Depleted Silicon On Insulator’) allow low static off-currents and variability improvement that enable the use of power supply biases lower than with bulk silicon, especially for SRAMs. From 14nm nodes, FDSOI generations are including SiGe channel, high-k dielectric and metal gate. All these new process modules required for technology improvement also significantly increase the complexity of the MOS devices electrical analysis and meanwhile its correlation with technology. This PhD study propose different novel methodologies for automatic and statistical parameter extraction of advanced FDSOI MOS gate stack. These methodologies are all based on capacitance versus voltage (C-V) characteristics, obtained for the capacitive coupling between metal gate, channel and back side. With such C-V characteristics, reliable methodologies are proposed, leading to the extractions of the equivalent oxide thicknesses (EOT), the effective work function of the FDSOI metal gate (WFeff), but also other parameters such as channel and buried oxide thicknesses (tch, tbox) and an effective electron affinity of the substrate well (Xeff) that includes all electrostatic effects in the buried oxide and at its interfaces. Moreover, quantum simulations are considered in order to validate the different methodologies. For experimental analysis, the study has considered coherence and complementarity of different test structures as well as the impact of back substrate polarization, Les technologies de films minces sur isolant apparaissent comme des solutions fiables pour la nano électronique. Elles permettent de dépasser les limites des technologies sur substrat silicium massif, en autorisant de faibles tensions d’utilisation et un gain en énergie significatif. En effet, les transistors à semi-conducteurs à grille métallique (MOSFET) avec un substrat totalement déplété (FDSOI) conduisent à des courants de fuites faible et améliorent la variabilité ce qui permet de diminuer les tensions d’alimentation en particulier pour les applications SRAM. A partir du nœud 14 nm, les transistors peuvent intégrer un canal SiGe, le diélectrique high-k et la grille métallique. Tous ces nouveaux modules de procédés technologiques rendent l’analyse électrique des transistors MOS ainsi que sa corrélation avec la technologie plus compliquées. Ce travail de thèse propose plusieurs nouvelles méthodologies d’extraction automatique et statistique de paramètres pour les empilements MOS FDSOI avancées. Ces méthodologies sont toutes basées sur des mesures de capacité par rapport à la tension (C-V) rendant compte du couplage capacitif entre grille métallique, canal et substrat face arrière. Avec de telles caractéristiques C-V, des méthodologies fiables sont proposées pour l’épaisseur d’oxyde de grille équivalente (EOT), le travail effectif de la grille métallique FDSOI (WFeff), ainsi que d’autres paramètres comme les épaisseurs du canal (tch) et de l’oxyde enterré (tbox) ainsi que l’affinité électronique efficace (Xeff) du substrat face arrière qui inclut les différents effets électrostatique à l’œuvre dans l’oxyde enterré et à ses interfaces. Ces différentes méthodologies ont été validées par des simulations quantiques. La force de l’analyse expérimentale a été de contrôler la cohérence des extractions obtenues sur tout un ensemble de transistors MOS obtenus à partir de variation sur les différentes briques de base et de contrôler la cohérence des paramètres extraits.

This PhD work focuses on the reduction of energy consumption and wake up time reduction of a WSN node microcontroller through innovations at architectural, circuit and power management level. This work proposes a partitioned microcontroller architecture between a programmable wake up processor, named Wake Up Controller on which this work is focused, and a main processor. The first deals with the common tasks of a wireless sensor node while the second manages the irregular tasks. TheWake Up Controller proposed in this work is a 16-bit RISC processor whose instruction set has been adapted to handle regular tasks of a sensor node. It only executes code on interruptions. It is implemented in asynchronous / synchronous mixed logic to improve wake up time and energy. A circuit was fabricated in a 28nm UTBB FDSOI technology integrating the Wake Up Controller. The core reaches 11,9 MIPS for 125 μW average power consumption in active phase and wakes up from sleep mode in 55ns from eight possible interruption sources. The static power consumption is around 4μW for the asynchronous logic core at 0.6V without power gating and 500nW when gated.; Les travaux de cette thèse se concentrent sur la réduction de l'énergie consommée et l'amélioration des temps de réveil du microcontrôleur par des innovations au niveau de l'architecture, du circuit et de la gestion de l'énergie. Ces travaux proposent une architecture de microcontrôleur partitionnée entre un processeur de réveil programmable, appelé Wake Up Controller, s'occupant des tâches courantes du nœud de capteurs et un processeur principal gérant les tâches irrégulières. Le Wake Up Controller proposé dans ces travaux de thèse est un processeur RISC 16-bit dont le jeu d'instructions a été adapté pour gérer les tâches régulières du nœud, et n'exécute que du code sur interruptions. Il est implémenté en logique mixte asynchrone/synchrone. Un circuit a été fabriqué en technologie UTBB FDSOI 28nm intégrant le Wake-Up Controller. Le cœur atteint une performance de 11,9 MIPS pour 125μW de consommation moyenne en phase active et un réveil depuis le mode de veille en 55ns pour huit sources de réveil possibles. La consommation statique est d'environ 4μW pour le cœur logique asynchrone à 0,6V sans utilisation de gestion d'alimentation (power gating) et d'environ 500nW avec.

To improve the MOSFET performances, it is necessary to understand the physical phenomena contributing to the apparent mobility of electrons and holes crossing the channel, and limiting the improvement obtained by reducing the channel length. Therefore, a precise study of transport using Monte Carlo simulations was performed. This semi-classical simulation method allows for solving the Boltzmann transport equation, taking into account the quasi-ballistic regime, phonon and Coulomb scattering, surface roughness, as well as the quantum confinement, by randomly generating electrons and their scattering events described by the laws of quantum mechanics.A simple mobility model has been established and validated by the simulations. It is based upon three important parameters: the long channel mobility, the access resistance, and ballistic resistance. This mobility model proved compatible with experimental results, suggesting that the access resistance is determining in the apparent mobility reduction.By the way, the ballistic transport contribution in the mobility was calculated by taking into account the quantum confinement accurately and the distribution functions of the different subbands, allowing for an improvement of Shur’s apparent mobility model, which underestimates (of about 50 Ω.µm) the ballistic resistance. The latter is lower than the access resistance but it could have an incidence on the ultimate devices.Keywords: MOSFET, FDSOI, mobility degradation, analytical model, contact resistance, ballistic, multi-subband Monte Carlo, simulation., Pour augmenter les performances des MOSFET, il est indispensable de comprendre les différents phénomènes physiques qui dégradent la mobilité apparente des électrons et trous traversant le canal et qui limitent l’amélioration obtenue par réduction de sa longueur. Pour cela, une étude précise du transport par des simulations Monte-Carlo a été effectuée. Cette méthode de simulation semi-classique permet de résoudre l’équation de transport de Boltzmann en prenant en compte à la fois le régime quasi-balistique, les interactions avec les phonons, les impuretés ionisées, la rugosité de surface, et le confinement quantique, par génération aléatoire des électrons et de leurs interactions, décrites selon les lois de la mécanique quantique.Un modèle simple de mobilité a alors pu être établi et validé par les simulations. Il est basé sur trois paramètres importants : la mobilité à canal long, la résistance d’accès et la résistance balistique. Ce modèle de mobilité s’est avéré compatible avec des résultats expérimentaux, ce qui suggère que la résistance d’accès est déterminante dans la réduction de mobilité apparente.Par ailleurs, la contribution du transport balistique dans la mobilité a été calculée en tenant compte précisément du confinement quantique et des fonctions de distribution des différentes sous-bandes, ce qui a ainsi permis d’améliorer le modèle de mobilité apparente de Shur qui sous-estime (d’environ 50 Ω.µm) la résistance balistique. Cette résistance balistique est inférieure à la résistance d’accès mais elle pourrait avoir une incidence sur les dispositifs ultimes.

The large-scale deployment of IoT requires the development of more efficient energy radio systems, within which the frequency generation circuit is known to be particularly energy-consuming. The objective of this thesis is firstly to develop a very low consumption frequency synthesis and secondly to demonstrate the performance of the FDSOI technology for analog and RF applications.In the first chapter are the specifications of the chosen standard -the BLE-, the specifications of the FDSOI technology and state of the art of low power radio frequency synthesizers architecture. We have chosen from this comparison the Fractional Phase Divider architecture. The second chapter presents the results of three types of system simulations of the PLL; 1 - the operation of its components and the key points to be respected for its implementation, 2 - the phase noise behavior for the definition of specifications, and 3 - the impact of architecture on the generation of spurious. This study allowed us to set the specifications of VCROs developed in the next chapter. The third chapter is dedicated to the design, implementation and testing of four topologies of VCROs and a test circuit in FDSOI 28nm technology. The first measurement results are encouraging but they need to be complemented by an integrated fractional PLL measurement. Indeed, the sensitivity of the circuits to the supply voltage (pushing of about 5 GHz/V) made measurements of phase noise very delicate. The measured consumption is less than 0.8 mA and the surface of the circuits is of the order of 600 µm².In the fourth and final chapter we present the implementation at circuit-level of a phase synchronization PLL., Le déploiement à grande échelle de l’internet des objets nécessite le développement de systèmes de radiocommunication plus économes en énergie, dont le circuit de génération de fréquences est connu pour être particulièrement énergivore. L’objectif de ce travail de thèse est donc d’une part de développer une synthèse de fréquences très faible consommation et d’autre part de démontrer les performances de la technologie FDSOI pour des applications analogiques et radiofréquences. Dans le premier chapitre sont présentées les spécifications du standard choisi -le BLE-, les spécificités de la technologie FDSOI et l'état de l’art des architectures de transmetteurs radiofréquences à faible consommation. Nous avons retenue de cette comparaison l'architecture à division par phases. Le deuxième chapitre présente les résultats de trois types de modélisation système de l’architecture ; 1 - le fonctionnement de ses composants et les points clés à respecter pour son implémentation, 2 - le comportement en bruit de phase pour la définition des spécifications, et 3 - l’impact de l’architecture sur la génération de raies spectrales parasites. Cette étude nous a permis de fixer le cahier des charges du VCRO développé au chapitre suivant. Le troisième chapitre est consacré à la conception, la réalisation et le test de 4 topologies de VCROs en technologie FDSOI 28nm et d'un circuit de test. Les premiers résultats de mesure sont encourageants mais nécessitent d’être complétés par des mesures avec PLL fractionnaire intégrée. En effet, la sensibilité des circuits à la tension d’alimentation (pushing de l’ordre de 5 GHz/V) a rendu les mesures du bruit de phase très délicates.

The large-scale deployment of IoT requires the development of more efficient energy radio systems, within which the frequency generation circuit is known to be particularly energy-consuming. The objective of this thesis is firstly to develop a very low consumption frequency synthesis and secondly to demonstrate the performance of the FDSOI technology for analog and RF applications.In the first chapter are the specifications of the chosen standard -the BLE-, the specifications of the FDSOI technology and state of the art of low power radio frequency synthesizers architecture. We have chosen from this comparison the Fractional Phase Divider architecture. The second chapter presents the results of three types of system simulations of the PLL; 1 - the operation of its components and the key points to be respected for its implementation, 2 - the phase noise behavior for the definition of specifications, and 3 - the impact of architecture on the generation of spurious. This study allowed us to set the specifications of VCROs developed in the next chapter. The third chapter is dedicated to the design, implementation and testing of four topologies of VCROs and a test circuit in FDSOI 28nm technology. The first measurement results are encouraging but they need to be complemented by an integrated fractional PLL measurement. Indeed, the sensitivity of the circuits to the supply voltage (pushing of about 5 GHz/V) made measurements of phase noise very delicate. The measured consumption is less than 0.8 mA and the surface of the circuits is of the order of 600 µm².In the fourth and final chapter we present the implementation at circuit-level of a phase synchronization PLL., Le déploiement à grande échelle de l’internet des objets nécessite le développement de systèmes de radiocommunication plus économes en énergie, dont le circuit de génération de fréquences est connu pour être particulièrement énergivore. L’objectif de ce travail de thèse est donc d’une part de développer une synthèse de fréquences très faible consommation et d’autre part de démontrer les performances de la technologie FDSOI pour des applications analogiques et radiofréquences. Dans le premier chapitre sont présentées les spécifications du standard choisi -le BLE-, les spécificités de la technologie FDSOI et l'état de l’art des architectures de transmetteurs radiofréquences à faible consommation. Nous avons retenue de cette comparaison l'architecture à division par phases. Le deuxième chapitre présente les résultats de trois types de modélisation système de l’architecture ; 1 - le fonctionnement de ses composants et les points clés à respecter pour son implémentation, 2 - le comportement en bruit de phase pour la définition des spécifications, et 3 - l’impact de l’architecture sur la génération de raies spectrales parasites. Cette étude nous a permis de fixer le cahier des charges du VCRO développé au chapitre suivant. Le troisième chapitre est consacré à la conception, la réalisation et le test de 4 topologies de VCROs en technologie FDSOI 28nm et d'un circuit de test. Les premiers résultats de mesure sont encourageants mais nécessitent d’être complétés par des mesures avec PLL fractionnaire intégrée. En effet, la sensibilité des circuits à la tension d’alimentation (pushing de l’ordre de 5 GHz/V) a rendu les mesures du bruit de phase très délicates.

Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated., L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI.

FDSOI architecture (Fully Depleted Silicon On Insulator) allows a significantimprovement of the electrostatic behavior of the MOSFETs transistors for the advancedtechnologies. It is industrially employed from the 28 nm node. However, theimplementation of ESD (Electrostatic Discharges) protections in these technologies isstill a challenge. While the standard approach relies on SOI substrate hybridization (byetching the BOX (buried oxide)), allowing to fabricate vertical power devices, we focushere on structures where the current flows laterally, in the silicon film. In this work,alternative approaches using innovative devices (Z²-FET and BBC-T) are proposed. Theirstatic, quasi-static and transient characteristics are studied in detail, with TCADsimulations and electrical characterizations., L’architecture FDSOI (silicium sur isolant totalement déserté) permet une amélioration significative du comportement électrostatique des transistors MOSFETs pour les technologies avancées et est employée industriellement à partir du noeud 28 nm.L’implémentation de protections contre les décharges électrostatiques (ESD pour« Electro Static Discharge ») dans ces technologies reste un défi. Alors que l’approche standard repose sur l’hybridation du substrat SOI (gravure de l’oxyde enterré : BOX)permettant de fabriquer des dispositifs de puissance verticaux, nous nous intéressons ici à des structures dans lesquelles la conduction s’effectue latéralement, dans le film de silicium. Dans ces travaux, des approches alternatives utilisant des dispositifs innovants(Z²-FET et BBC-T) sont proposées. Leurs caractéristiques statiques, quasi-statiques et transitoires sont étudiées, par le biais de simulations TCAD et de caractérisations électriques.

Band to band tunneling field effect transistor (TFET) is a PIN-gated architecture able to reach sub 60mV/dec subthreshold slopes at room temperature, which is an advantage over MOSFET in low power applications. The objective of this thesis is to study and characterize TFETs fabricated in CEA-LETI using MOSFET SOI technology. The first generation of devices is realized on planar FDSOI technology, and studies the impact of source/channel heterojunction, channel thickness and annealing temperature on device performances. The second generation is planar SiGe nanowire architecture, with research focusing on the impact of the wire geometry. Through measurements we were able to prove the band to band tunneling injection, while the reported performances were compared with literature and with MOSFET. Furthermore, advanced characterizations led to a better understanding of the output characteristics. Through low temperature measurements we confirmed existence of defects close to the junctions (which cause slope degradation), as well as on which process steps to improve in the future., Le transistor à effet tunnel bande à bande (TFET) est une architecture PIN à grille capable d’obtenir une pente sous le seuil inférieure à 60mV/dec à température ambiante, ce qui représente un avantage par rapport au MOSFET dans le cas d’applications basse consommation. L’objectif de cette thèse est d’étudier et de caractériser des TFETs fabriqués au CEA-LETI (sur substrats SOI avec les procédés standards CMOS), afin de comprendre et d’optimiser ces dispositifs. La première génération de TFETs a été réalisée en architecture planaire (FDSOI) et fournit une étude sur l’impact de l’hétérojonction canal source, de l’épaisseur du canal et de la température de recuit sur les performances. La seconde génération a été réalisée en architecture nanofil SiGe planaire, dont l’impact de la géométrie a été étudié en détail. Les mesures ont permis de valider l’injection par effet tunnel bande à bande, et les performances observées ont été comparées à la littérature et aux MOSFET. Par ailleurs, des caractérisations avancées ont également mené à une meilleure compréhension des caractéristiques de sortie courant-tension. Finalement, des mesures basse température nous avons confirmé la présence de défauts proches des jonctions (à l’origine des limitations de pente sous le seuil) et ainsi proposé des voies d’optimisation pour s’en affranchir.

Since several technological nodes, the scaling of Metal-Oxide-Semiconductor field effect transistors (MOSFET) alone is not sufficient to increase performances of integrated circuits. For numerical circuits beyond the 28 nm node, the planar architecture on bulk silicon has been discarded in favor of structures with fully depleted channels. Despite the advantage of such transistors (FinFET or planar Fully Depleted Silicon On Insulator FDSOI), the use and the optimization of mechanical stress in the channel remains mandatory. This study presents the integration of various fabrication processes allowing to stress planar MOSFET on SOI. The efficiency of stressed nitride layers (CESL), of SiGe epitaxially raised source/drain (RSD) regions, of strained silicon on insulator (sSOI) substrates as well as the effect of the channel orientation has been measured for gate lengths down to 14 nm. The integration of replacement metal gate (gate-last) has been developed on SOI. Particularly, the interest of this kind of gate for threshold voltage adjustment and for stress optimization has been studied. Finally, perspectives for the 10 nm node are presented. Mechanical simulations enabled to validate an innovative structure which transfers stress from a buried SiGe layer to the channel. Moreover, an integration based on sacrificial spacers (SIT) is presented. It enables to fabricate high density transistors on SOI., Depuis plusieurs générations technologiques, la réduction des dimensions des transistors à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) n'est plus suffisante pour augmenter à elle seule les performances des circuits intégrés. Pour les circuits logiques à partir du nœud 28 nm, l'architecture planaire sur silicium massif a été abandonnée au profit de structures à canaux entièrement désertés (Fully Depleted). Malgré l'avantage apporté par la fabrication de ces transistors (FinFET ou Fully Depleted Silicon On Insulator FDSOI planaire), l'introduction et l'optimisation des contraintes mécaniques dans le canal restent indispensables. Ce travail de recherche présente l'intégration de divers procédés de fabrication permettant de contraindre les MOSFET planaires sur SOI. L'efficacité des couches de nitrure (CESL) contraints, de l'épitaxie des source/drain en SiGe, des substrats de silicium contraints sur isolant (sSOI) ainsi que l'effet de l'orientation du canal a été mesurée pour des longueurs de grille jusque 14 nm. L'intégration de MOSFET à grille damascène (gate-last) a également été développée sur SOI. En particulier, l'intérêt de ce type de grille pour ajuster la tension de seuil et pour optimiser les contraintes a été étudié. Finalement des perspectives sont présentées pour le nœud 10 nm. Des simulations mécaniques ont permis de valider une structure innovante permettant un transfert de contraintes depuis une couche de SiGe enterrée vers le canal. Par ailleurs, une intégration basée sur un procédé d'espaceurs sacrificiels (SIT) est présentée. Celle-ci permet de fabriquer des transistors à forte densité sur SOI.

In the microelectronics industry, the fabrication process for advanced technological nodes becomes more and more cumbersome and limiting in terms of cost. The electrostatic discharges (ESD) generated by the direct environment affect the circuits and constitute an important factor for the decrease of the yield and thus result in an increase of the costs. Apart from these difficulties, there are also issues arising from the physical limits of transistor integration when reaching the nanoscale.The Silicon on Insulator (SOI) technology was developed in order to bypass this difficulty. However, the integration of ESD protections limits its emergence due to the development complexity and the protection circuit needed. The goal of this work which was a collaboration between STMicroelectronics, CEA and IMEP was to evaluate the principal characteristics of this technology for electrostatic discharge protection and propose a novel protection strategy adapted for SOI.In fact, we were able to confirm from experimental results that the buried oxide (BOX) limits the performances in terms of robustness and narrows the window of conception for the triggering of the protections. A commanded bidirectional structure was developed on PDSOI and proposed as a solution to facilitate the thermal dissipation and improve the robustness.In order to extend this solution on FDSOI technology, a detailed study on the thyristor was performed. Analysis of the 3D simulations and experimental results permitted to propose an innovative strategy for ESD protections on FDSOI.; Dans l’industrie de la micro-électronique, les efforts à fournir pour les nouvelles applications développées deviennent de plus en plus contraignants et difficiles à supporter en terme de coût. Les agressions provenant des décharges électrostatiques (ESD) générées par l’environnement direct sur les puces constituent un facteur important de la chute de rendement et donc des coûts. Ces difficultés s’ajoutent aux limites physiques plus strictes pour fabriquer des transistors lorsque l’on aborde des échelles nanométriques. La technologie Silicium sur Isolant (SOI) a été développée afin de contourner cette difficulté, mais l’intégration des protections ESD limite son émergence du fait de la complexité de la mise au point et du développement d’un réseau de protection pour la puce.L’objectif annoncé de ce travail de recherche, effectué en collaboration entre STMicroelectronics le CEA et l’IMEP est d’évaluer les caractéristiques principales de la technologie pour la protection contre les décharges et de proposer une stratégie innovante de protection adaptée au SOI. En effet, à partir de résultats expérimentaux, nous avons pu constater que l’oxyde enterré, le BOX, limite les performances en robustesse et diminue la fenêtre de conception pour le déclenchement des protections. Pour y remédier, une structure commandée bidirectionnelle a été développée sur PDSOI afin de faciliter la dissipation thermique et améliorer la robustesse. Pour prolonger cette solution sur technologie FDSOI, une étude approfondie sur le thyristor afin a été menée afin de porter cette solution. L’analyse de simulation 3D et de résultats silicium ont permis de proposer une stratégie de protections innovantes pour le thyristor sur FDSOI.

In the microelectronics industry, the fabrication process for advanced technological nodes becomes more and more cumbersome and limiting in terms of cost. The electrostatic discharges (ESD) generated by the direct environment affect the circuits and constitute an important factor for the decrease of the yield and thus result in an increase of the costs. Apart from these difficulties, there are also issues arising from the physical limits of transistor integration when reaching the nanoscale.The Silicon on Insulator (SOI) technology was developed in order to bypass this difficulty. However, the integration of ESD protections limits its emergence due to the development complexity and the protection circuit needed. The goal of this work which was a collaboration between STMicroelectronics, CEA and IMEP was to evaluate the principal characteristics of this technology for electrostatic discharge protection and propose a novel protection strategy adapted for SOI.In fact, we were able to confirm from experimental results that the buried oxide (BOX) limits the performances in terms of robustness and narrows the window of conception for the triggering of the protections. A commanded bidirectional structure was developed on PDSOI and proposed as a solution to facilitate the thermal dissipation and improve the robustness.In order to extend this solution on FDSOI technology, a detailed study on the thyristor was performed. Analysis of the 3D simulations and experimental results permitted to propose an innovative strategy for ESD protections on FDSOI., Dans l’industrie de la micro-électronique, les efforts à fournir pour les nouvelles applications développées deviennent de plus en plus contraignants et difficiles à supporter en terme de coût. Les agressions provenant des décharges électrostatiques (ESD) générées par l’environnement direct sur les puces constituent un facteur important de la chute de rendement et donc des coûts. Ces difficultés s’ajoutent aux limites physiques plus strictes pour fabriquer des transistors lorsque l’on aborde des échelles nanométriques. La technologie Silicium sur Isolant (SOI) a été développée afin de contourner cette difficulté, mais l’intégration des protections ESD limite son émergence du fait de la complexité de la mise au point et du développement d’un réseau de protection pour la puce.L’objectif annoncé de ce travail de recherche, effectué en collaboration entre STMicroelectronics le CEA et l’IMEP est d’évaluer les caractéristiques principales de la technologie pour la protection contre les décharges et de proposer une stratégie innovante de protection adaptée au SOI. En effet, à partir de résultats expérimentaux, nous avons pu constater que l’oxyde enterré, le BOX, limite les performances en robustesse et diminue la fenêtre de conception pour le déclenchement des protections. Pour y remédier, une structure commandée bidirectionnelle a été développée sur PDSOI afin de faciliter la dissipation thermique et améliorer la robustesse. Pour prolonger cette solution sur technologie FDSOI, une étude approfondie sur le thyristor afin a été menée afin de porter cette solution. L’analyse de simulation 3D et de résultats silicium ont permis de proposer une stratégie de protections innovantes pour le thyristor sur FDSOI.

The integration of High-k dielectrics in transistors gate stacks lead to new complex reliability issues. Furthermore new problematics appear with the use of fully depleted silicon on insulator (FDSOI) substrates for future sub-32nm planar technologies. Indeed, the integration of a buried oxide underneath the silicon film changes the electrostatic of the structure and create a new Si/SiO2 interface which may be degraded. This thesis presents different electrical characterization techniques and reliability studies on High- /metal gate FDSOI transistors. First, a complete electrostatic study of FDSOI structures is done allowing a better understanding of the effects of backgate biases. Different techniques to characterize interface traps are then presented and adapted to FDSOI devices, where traps at backgate interface, between the silicon film and the buried oxide, must be considered. Finally, different reliability studies are presented, from NBTI and PBTI issues on long channel devices to smaller dimension devices specific studies such as hot carriers degradation on ultra-thin film FDSOI devices and threshold voltage increase with gate width scaling., L'intégration de diélectriques High- k dans les empilements de grille des transistors a fait naître des problèmes de fiabilité complexes. A cela vient s'ajouter, en vue des technologies sub-32nm planaires, de nouvelles problématiques liées à l'utilisation de substrats silicium sur isolant complètement désertés FDSOI. En effet, l'intégration d'un oxyde enterré sous le film de silicium va modifier électrostatique de la structure et faire apparaître une nouvelle interface Si/SiO2 sujette à d'éventuelles dégradations. Ce manuscrit présente différentes méthodes de caractérisation électrique ainsi que différentes études de fiabilité des dispositifs FDSOI intégrants des empilements High- /grille métallique. Dans un premier temps, une étude complète du couplage électrostatique dans des structures FDSOI est réalisée, permettant de mieux appréhender l'effet d'une tension en face arrière sur les caractéristiques électriques des dispositifs. Différentes méthodes de caractérisation des pièges d'interface sont ensuite présentées et adaptées, lorsque possible, au cas spécifique du FDSOI, où les défauts entre le film de silicium et l'oxyde enterré doivent être pris en compte. Enfin, différentes études de fiabilité sont présentées, des phénomènes de PBTI et de NBTI sur des dispositifs à canaux longs aux phénomènes propres aux dispositifs de petite dimension, tels que l'impact des porteurs chauds dans des structures FDSOI à film ultra fins et les effets d'augmentation de tension de seuil lorsque les largeurs de grille diminuent.

The integration of High-k dielectrics in transistors gate stacks lead to new complex reliability issues. Furthermore new problematics appear with the use of fully depleted silicon on insulator (FDSOI) substrates for future sub-32nm planar technologies. Indeed, the integration of a buried oxide underneath the silicon film changes the electrostatic of the structure and create a new Si/SiO2 interface which may be degraded. This thesis presents different electrical characterization techniques and reliability studies on High- /metal gate FDSOI transistors. First, a complete electrostatic study of FDSOI structures is done allowing a better understanding of the effects of backgate biases. Different techniques to characterize interface traps are then presented and adapted to FDSOI devices, where traps at backgate interface, between the silicon film and the buried oxide, must be considered. Finally, different reliability studies are presented, from NBTI and PBTI issues on long channel devices to smaller dimension devices specific studies such as hot carriers degradation on ultra-thin film FDSOI devices and threshold voltage increase with gate width scaling., L'intégration de diélectriques High- k dans les empilements de grille des transistors a fait naître des problèmes de fiabilité complexes. A cela vient s'ajouter, en vue des technologies sub-32nm planaires, de nouvelles problématiques liées à l'utilisation de substrats silicium sur isolant complètement désertés FDSOI. En effet, l'intégration d'un oxyde enterré sous le film de silicium va modifier électrostatique de la structure et faire apparaître une nouvelle interface Si/SiO2 sujette à d'éventuelles dégradations. Ce manuscrit présente différentes méthodes de caractérisation électrique ainsi que différentes études de fiabilité des dispositifs FDSOI intégrants des empilements High- /grille métallique. Dans un premier temps, une étude complète du couplage électrostatique dans des structures FDSOI est réalisée, permettant de mieux appréhender l'effet d'une tension en face arrière sur les caractéristiques électriques des dispositifs. Différentes méthodes de caractérisation des pièges d'interface sont ensuite présentées et adaptées, lorsque possible, au cas spécifique du FDSOI, où les défauts entre le film de silicium et l'oxyde enterré doivent être pris en compte. Enfin, différentes études de fiabilité sont présentées, des phénomènes de PBTI et de NBTI sur des dispositifs à canaux longs aux phénomènes propres aux dispositifs de petite dimension, tels que l'impact des porteurs chauds dans des structures FDSOI à film ultra fins et les effets d'augmentation de tension de seuil lorsque les largeurs de grille diminuent.

Electron transport is one of the key properties that need to be improved in order to sustain performance improvement for the next technological nodes. Many factors, such as the choice of gate stack materials, channel material or the presence of mechanical strain contribute to degrade or improve transport properties. Body thickness, which reaches dimensions of a few nanometers, is playing a role as well, through interface scattering, thickness fluctuations or electrostatic and quantum coupling effects between front and back interfaces. In addition, it is strongly suspected that additional scattering mechanisms are associated with the proximity of the highly doped source and drain regions. For the sake of sub 32nm technology nodes development, it is of fundamental importance that these various mechanisms be identified and studied. In this range of dimensions, electron transport is governed by out of equilibrium, or even ballistic, phenomena. Therefore along with the advancement in the technology nodes, it becomes necessary to evolve the transport models and parameters to better explain the MOSFET operation. This thesis focuses on understanding the existing transport models and extraction methods and improving the same under the context of current and future technology nodes mainly sub 32nm. The MOSFET transport models and static parameter extraction methods in linear and saturation regime have been explored during the course of this thesis. The impact of gate voltage dependent series resistance in the advanced MOSFETs is taken into account and a new improved extraction method has being developed in the linear regime. Low temperature measurement is used in linear regime for the extraction of scattering mechanisms using mobility model. A new saturation drain current correction for short channel MOSFETs is developed for taking into account both DIBL and self-heating using low temperature measurement. Velocity saturation vsats model and extraction method is explored in the saturation regime and vsats is studied against temperature and channel lengths. Ballistic and quasi ballistic model with concept of kT layer in saturation regime is also studied for the sake of sub 32nm nodes. Channel magnetoresistance measurement offers promising prospects for short channel devices as we can directly extract the channel mobility without the need for the knowledge of channel dimensions. An analytical magnetoresistance model is developed in the context of sub 32nm technology nodes for full ballistic and quasi ballistic transport models. Magnetoresistance measurement is explored in the saturation region for the first time down to 50nm on bulk MOSFETs in order to understand the applicability of this extraction method in this regime. Finally Bulk+ FDSON, FinFET, and GAA devices are characterized with temperature and studied the transport mechanism in these novel devices down to 35nm (FinFET). Also effective field parameter η is extracted for sSOI devices and found that this is significantly different from bulk value as in the case of previous results in strained bulk and FDSOI devices and this is interpreted as increased surface roughness and phonon scattering due to preferential sub band occupation in these advanced devices.; La qualité du transport électronique est l’une des clés permettant de soutenir la progression des performances pour les futures générations de composants. De très nombreux facteurs, comme le choix de l’isolant et du métal de grille, le matériau de canal ou la présence de contraintes mécaniques, affectent de façon négative ou positive ces propriétés de transport. L’épaisseur du canal, qui atteint des dimensions nanométriques joue également un rôle : interactions avec les interfaces, fluctuations d’épaisseurs, effets de couplage électrostatique ou quantique entre ces interfaces. Il est probable que des mécanismes d’interaction associés à la proximité des zones surdopées de source et de drain puissent également intervenir. A ces dimensions, on s’attend à observer des phénomènes de transport hors d’équilibre, voire balistique, qui peuvent remettre en question la validité des paramètres utilisés pour caractériser le transport. Donc avec l'avancement de la technologie, il devient nécessaire de faire évoluer les modèles de transport et les paramètres afin de mieux expliquer le fonctionnement du MOSFET. Cette thèse se concentre sur la compréhension des modèles de transport existants et des méthodes d'extraction pour les noeuds technologiques actuels et futures. Les modèles de transport et les méthodes d'extraction de paramètres en régime linéaire et de saturation ont été explorés au cours de cette thèse. L'impact de la résistance série, qui est une fonction de la tension de grille, dans les MOSFET avancés est pris en compte et une nouvelle méthode d'extraction améliorée a été développée dans le régime linéaire. Des mesures à basse température ont été utilisées en régime linéaire pour l'extraction des mécanismes de diffusion en utilisant le modèle de mobilité. Une nouvelle méthode de correction pour le courant de drain dans le régime de saturation pour les MOSFET canal court est développée en utilisant les mesures à basse température. Cela permet de corriger du DIBL ainsi que des effets de « self heating ». Le modèle de saturation de vitesse et la méthode d'extraction associée sont explorés dans le régime de saturation et sont étudiés en fonction de la température et de la longueur de canal. Les modèles balistique et quasi-balistique avec le concept de la « kT layer » en régime de saturation sont également étudiés pour les noeuds sub 32 nm. Mesurer la magnétorésistance offre des perspectives prometteuses pour les dispositifs à canal court et permettant d’extraire directement la mobilité, sans la nécessité de la connaissance des dimensions du canal. Un modèle analytique pour la magnétorésistance est développé dans le cadre des noeuds technologiques sub 32 nm pour les modèles de transport balistique et quasi-balistique. La mesure de la magnétorésistance est explorée dans la région de saturation pour la première fois jusqu'à 50 nm sur les MOSFET « bulk » afin de comprendre l'applicabilité de cette méthode d'extraction à ce régime. Enfin les dispositifs bulk+ FDSON, FinFET, et GAA sont caractérisés en fonction de la température et les mécanismes de transport dans ces nouveaux dispositifs sont étudiés jusqu'à 35 nm (FinFET). En outre, le paramètre de champ effectif η est extrait pour les dispositifs sSOI. On trouve qu’il est différent du cas « bulk » comme c'était le cas pour les résultats obtenues sur bulk contraint et FDSOI. Cela est interprété par la rugosité de surface et la diffusion des phonons en raison de l'occupation préférentielle de la sous la bande fondamentale dans ces dispositifs avancés.

Driven by the strong growth of smartphone and tablet devices, an exponential growth for the mobile SoC market is forecasted up to 2016. These systems, designed in the latest nanometre technology, require very high speeds to deliver tremendous performances, while consuming remarkably little. However, designing such systems at the nanometre scale introduces many challenges due to the emphasis of parasitic phenomenon effects driven by the scaling of bulk MOSFETs, making circuits more sensitive to the manufacturing process fluctuations and less energy efficient. Undoped thin-film planar fully depleted silicon-on-insulator (FDSOI) devices are being investigated as an alternative to bulk devices in 28nm node and beyond, thanks to its excellent short-channel electrostatic control, low leakage currents and immunity to random dopant fluctuation. This compelling technology appears to meet the needs of nomadic devices, combining high performance and low power consumption. However, to be useful, it is essential that this technology is compatible with low operating power design platforms. A major challenge for this technology is to provide various device threshold voltages (VT), trading off power consumption and speed. The research work presented in this thesis has contributed to the development of a multi-VT design platform in FDSOI planar technology on thin buried oxide (UTB) for the 28nm and below technology nodes. In this framework, the key elements of the low power design platform in bulk planar technology have been studied. Based on this analysis, different architectures of FDSOI multi-VT MOSFETs have been developed. The analysis on the layout of elementary circuits, such as standard cells and SRAM cells, has put forward two reliable, efficient and low technological complexity multi- strategies. Finally, the performances of these solutions have been evaluated on a critical path extracted from the ARM Cortex A9 processor and a high-density 6T SRAM cell (0.120µm²). Also, an SRAM cell with four transistors has been proposed, highlighting the design flexibility brought by these solutions. This thesis has resulted in many publications, communications and patents. Today, the majority of the results obtained have been transferred to STMicroelectronics, where the industrialization is in progress., Avec la percée des téléphones portables et des tablettes numériques intégrant des fonctions avancées de traitement de l'information, une croissance exponentielle du marché des systèmes sur puce (SoC pour System On Chip en anglais) est attendue jusqu'en 2016. Ces systèmes, conçus dans les dernières technologies nanométriques, nécessitent des vitesses de fonctionnement très élevées pour offrir des performances incroyables, tout en consommant remarquablement peu. Cependant, concevoir de tels systèmes à l'échelle nanométrique présente de nombreux enjeux en raison de l'accentuation d'effets parasites avec la miniaturisation des transistors MOS sur silicium massif, rendant les circuits plus sensibles aux phénomènes de fluctuations des procédés de fabrication et moins efficaces énergétiquement. La technologie planaire complètement désertée (FD pour Fully depleted en anglais) SOI, offrant un meilleur contrôle du canal du transistor et une faible variabilité de sa tension de seuil grâce à un film de silicium mince et non dopé, apparaît comme une solution technologique très bien adaptée pour répondre aux besoins de ces dispositifs nomades alliant hautes performances et basse consommation. Cependant pour que cette technologie soit viable, il est impératif qu'elle réponde aux besoins des plateformes de conception basse consommation. Un des défis majeurs de l'état de l'art de la technologie planaire FDSOI est de fournir les différentes tensions de seuils (VT) requises pour la gestion de la consommation et de la vitesse. Le travail de recherche de thèse présenté dans ce mémoire a contribué à la mise en place d'une plateforme de conception multi-VT en technologie planaire FDSOI sur oxyde enterré mince (UTB pour Ultra Thin Buried oxide en anglais) pour les nœuds technologiques sub-32 nm. Pour cela, les éléments clefs des plateformes de conception basse consommation en technologie planaire sur silicium massif ont été identifiés. A la suite de cette analyse, différentes architectures de transistors MOS multi-VT FDSOI ont été développées. L'analyse au niveau des circuits numériques et mémoires élémentaires a permis de mettre en avant deux solutions fiables, efficaces et de faible complexité technologique. Les performances des solutions apportées ont été évaluées sur un chemin critique extrait du cœur de processeur ARM Cortex A9 et sur une cellule SRAM 6T haute densité (0,120 µm²). Egalement, une cellule SRAM à quatre transistors est proposée, démontrant la flexibilité au niveau conception des solutions proposées. Ce travail de recherche a donné lieu à de nombreuses publications, communications et brevets. Aujourd'hui, la majorité des résultats obtenus ont été transférés chez STMicroelectronics, où l'étude de leur industrialisation est en cours.

Electron transport is one of the key properties that need to be improved in order to sustain performance improvement for the next technological nodes. Many factors, such as the choice of gate stack materials, channel material or the presence of mechanical strain contribute to degrade or improve transport properties. Body thickness, which reaches dimensions of a few nanometers, is playing a role as well, through interface scattering, thickness fluctuations or electrostatic and quantum coupling effects between front and back interfaces. In addition, it is strongly suspected that additional scattering mechanisms are associated with the proximity of the highly doped source and drain regions. For the sake of sub 32nm technology nodes development, it is of fundamental importance that these various mechanisms be identified and studied. In this range of dimensions, electron transport is governed by out of equilibrium, or even ballistic, phenomena. Therefore along with the advancement in the technology nodes, it becomes necessary to evolve the transport models and parameters to better explain the MOSFET operation. This thesis focuses on understanding the existing transport models and extraction methods and improving the same under the context of current and future technology nodes mainly sub 32nm. The MOSFET transport models and static parameter extraction methods in linear and saturation regime have been explored during the course of this thesis. The impact of gate voltage dependent series resistance in the advanced MOSFETs is taken into account and a new improved extraction method has being developed in the linear regime. Low temperature measurement is used in linear regime for the extraction of scattering mechanisms using mobility model. A new saturation drain current correction for short channel MOSFETs is developed for taking into account both DIBL and self-heating using low temperature measurement. Velocity saturation vsats model and extraction method is explored in the saturation regime and vsats is studied against temperature and channel lengths. Ballistic and quasi ballistic model with concept of kT layer in saturation regime is also studied for the sake of sub 32nm nodes. Channel magnetoresistance measurement offers promising prospects for short channel devices as we can directly extract the channel mobility without the need for the knowledge of channel dimensions. An analytical magnetoresistance model is developed in the context of sub 32nm technology nodes for full ballistic and quasi ballistic transport models. Magnetoresistance measurement is explored in the saturation region for the first time down to 50nm on bulk MOSFETs in order to understand the applicability of this extraction method in this regime. Finally Bulk+ FDSON, FinFET, and GAA devices are characterized with temperature and studied the transport mechanism in these novel devices down to 35nm (FinFET). Also effective field parameter η is extracted for sSOI devices and found that this is significantly different from bulk value as in the case of previous results in strained bulk and FDSOI devices and this is interpreted as increased surface roughness and phonon scattering due to preferential sub band occupation in these advanced devices., La qualité du transport électronique est l’une des clés permettant de soutenir la progression des performances pour les futures générations de composants. De très nombreux facteurs, comme le choix de l’isolant et du métal de grille, le matériau de canal ou la présence de contraintes mécaniques, affectent de façon négative ou positive ces propriétés de transport. L’épaisseur du canal, qui atteint des dimensions nanométriques joue également un rôle : interactions avec les interfaces, fluctuations d’épaisseurs, effets de couplage électrostatique ou quantique entre ces interfaces. Il est probable que des mécanismes d’interaction associés à la proximité des zones surdopées de source et de drain puissent également intervenir. A ces dimensions, on s’attend à observer des phénomènes de transport hors d’équilibre, voire balistique, qui peuvent remettre en question la validité des paramètres utilisés pour caractériser le transport. Donc avec l'avancement de la technologie, il devient nécessaire de faire évoluer les modèles de transport et les paramètres afin de mieux expliquer le fonctionnement du MOSFET. Cette thèse se concentre sur la compréhension des modèles de transport existants et des méthodes d'extraction pour les noeuds technologiques actuels et futures. Les modèles de transport et les méthodes d'extraction de paramètres en régime linéaire et de saturation ont été explorés au cours de cette thèse. L'impact de la résistance série, qui est une fonction de la tension de grille, dans les MOSFET avancés est pris en compte et une nouvelle méthode d'extraction améliorée a été développée dans le régime linéaire. Des mesures à basse température ont été utilisées en régime linéaire pour l'extraction des mécanismes de diffusion en utilisant le modèle de mobilité. Une nouvelle méthode de correction pour le courant de drain dans le régime de saturation pour les MOSFET canal court est développée en utilisant les mesures à basse température. Cela permet de corriger du DIBL ainsi que des effets de « self heating ». Le modèle de saturation de vitesse et la méthode d'extraction associée sont explorés dans le régime de saturation et sont étudiés en fonction de la température et de la longueur de canal. Les modèles balistique et quasi-balistique avec le concept de la « kT layer » en régime de saturation sont également étudiés pour les noeuds sub 32 nm. Mesurer la magnétorésistance offre des perspectives prometteuses pour les dispositifs à canal court et permettant d’extraire directement la mobilité, sans la nécessité de la connaissance des dimensions du canal. Un modèle analytique pour la magnétorésistance est développé dans le cadre des noeuds technologiques sub 32 nm pour les modèles de transport balistique et quasi-balistique. La mesure de la magnétorésistance est explorée dans la région de saturation pour la première fois jusqu'à 50 nm sur les MOSFET « bulk » afin de comprendre l'applicabilité de cette méthode d'extraction à ce régime. Enfin les dispositifs bulk+ FDSON, FinFET, et GAA sont caractérisés en fonction de la température et les mécanismes de transport dans ces nouveaux dispositifs sont étudiés jusqu'à 35 nm (FinFET). En outre, le paramètre de champ effectif η est extrait pour les dispositifs sSOI. On trouve qu’il est différent du cas « bulk » comme c'était le cas pour les résultats obtenues sur bulk contraint et FDSOI. Cela est interprété par la rugosité de surface et la diffusion des phonons en raison de l'occupation préférentielle de la sous la bande fondamentale dans ces dispositifs avancés.

The goal of this study is to perform circuit level assessment of future CMOS technologies. To this end, predictive design kits have been made. These kits rely on future devices and interconnect modeling, and on the digital flow tools parameter setting in the framework of future technologies. The results of the evaluations carried out thanks to these kits show a drastic increase of interconnect delays suggesting that there will be an important issue of repeater adding for the future circuits. In the short run (32nm), the evaluation led with the predictive design flow show that the interconnect delay problem do not seem to play an important role for small blocs. Concerning the variability of the devices which affect all particularly circuits such as SRAM memories, stagnation at non acceptable levels is highlighted although solutions consisting in using undoped devices are identified. The worth use of a new SRAM memory consisting of using undoped devices for NMOS transistors only is also shown., L'objectif de cette étude est de fournir des éléments d'évaluation des futures technologies CMOS au niveau circuit. Dans ce but, des kits de conception prédictifs sont élaborés. Ces kits reposent sur la modélisation prédictive des futurs dispositifs et des interconnexions, ainsi que sur le paramétrage des outils nécessaires au déroulement d'un flot digital dans le cadre de futures technologies. Les résultats des évaluations réalisées grâce à ces kits mettent en évidence une augmentation drastique des délais d'interconnexion laissant augurer d'importants problèmes d'ajout de répéteurs pour les futurs circuits. A court terme (32nm), l'évaluation réalisée dans le cadre d'un flot digital entièrement prédictif montre que les problèmes posés par les délais d'interconnexion ne semblent pas encore jouer un rôle important pour les blocs de faible dimension. Concernant la variabilité des dispositifs, qui affecte tout particulièrement les circuits de type mémoires SRAM, une stagnation à des niveaux non acceptables est observée pour les technologies futures. Cependant, à court terme, des solutions consistant à utiliser des dispositifs faiblement dopés sont identifiées. L'intérêt d'une nouvelle mémoire SRAM, dont le principe réside dans l'utilisation de dispositifs faiblement dopés seulement pour les transistors NMOS, est également démontré.