13 results on '"Erdem, Oğuzhan"'
Search Results
2. MSCCov19Net: multi-branch deep learning model for COVID-19 detection from cough sounds
- Author
-
Ulukaya, Sezer, Sarıca, Ahmet Alp, Erdem, Oğuzhan, and Karaali, Ali
- Published
- 2023
- Full Text
- View/download PDF
3. Bit vector-coded simple CART structure for low latency traffic classification on FPGAs
- Author
-
Soylu, Tuncay, Erdem, Oğuzhan, and Carus, Aydın
- Published
- 2020
- Full Text
- View/download PDF
4. Pipelined Decision Trees for Online Traffic Classification on FPGAs.
- Author
-
Erdem, Oğuzhan, Soylu, Tuncay, and Carus, Aydın
- Abstract
Decision tree (DT)-based machine learning (ML) algorithms are one of the preferred solutions for real-time internet traffic classification in terms of their easy implementation on hardware. However, the rapid increase in today's newly developed applications and the resulting diversity in internet traffic greatly increases the size of DTs. Therefore, the tree-based hardware classifiers cannot keep up with this growth in terms of resource usage and classification speed. To alleviate the problem, we propose to group application classes by certain rules and create an individual small DT per each group. In this article, a pipelined organization of multiple DT data structures, called pipelined decision trees, is proposed as a scalable solution to tree-based traffic classification. We also propose two distinct algorithms, namely confusion matrix-based class aggregation and leaf count-based class aggregation algorithms, to set group creation rules that allows traffic classification on pipelined smaller DTs in a hierarchical order. We further designed an hardware engine on field programmable gate arrays, which can search those pipelined trees within a single clock cycle by transforming them into bit vectors and implementing multiple range comparisons in parallel. Our architecture with 12 classes can run in 928.88 giga bit per second and achieve 96.04% accuracy. [ABSTRACT FROM AUTHOR]
- Published
- 2024
- Full Text
- View/download PDF
5. Pipelined hierarchical architecture for high performance packet classification
- Author
-
Erdem, Oğuzhan
- Published
- 2016
- Full Text
- View/download PDF
6. Tree-based string pattern matching on FPGAs
- Author
-
Erdem, Oğuzhan
- Published
- 2016
- Full Text
- View/download PDF
7. Multi-pipelined and memory-efficient packet classification engines on FPGAs
- Author
-
Erdem, Oğuzhan and Carus, Aydin
- Published
- 2015
- Full Text
- View/download PDF
8. Large-scale SRAM-based IP lookup architectures using compact trie search structures
- Author
-
Erdem, Oğuzhan, Carus, Aydin, and Le, Hoang
- Published
- 2014
- Full Text
- View/download PDF
9. Detection of Parkinson's disease with keystroke data.
- Author
-
Demir, Bahar, Ulukaya, Sezer, and Erdem, Oğuzhan
- Subjects
PARKINSON'S disease ,MAJORITIES ,SUPPORT vector machines ,K-nearest neighbor classification ,NEUROLOGICAL disorders ,MACHINE learning ,FEATURE selection ,KEYBOARDS (Electronics) - Abstract
Parkinson's disease (PD) is one of the most widespread neurological disorders associated with nerve damage without definitive treatment. Impairments, such as trembling and slowing down in hand movements are among the first symptoms. For this purpose, in this study, machine learning (ML)-based models were developed by using keyboard keystroke dynamics. According to patients' drug use status, disease severity, and gender, we created 14 different sub-datasets and extracted 378 features using raw keystroke data. We developed alternative models with Support Vector Machines (SVM), k-Nearest Neighbors (kNN), and Random Forest (RF) algorithms. We further used Minimum Redundancy Maximum Relevance (mRmR), RELIEF, sequential forward selection (SFS), and RF feature selection methods to investigate prominent features in distinguishing PD. We developed ML models that jointly use the most popular features of selection algorithms (feature ensemble [FE]) and an ensemble classifier by combining multiple ML algorithms utilizing majority vote (model ensemble [ME]). With 14 different sets, FE and ME models provided accuracy (Acc.) in the range of 91.73 − 100% and 81.08 − 100%, respectively. [ABSTRACT FROM AUTHOR]
- Published
- 2023
- Full Text
- View/download PDF
10. Parallel and pipelined architectures for high speed ip packet forwarding
- Author
-
Erdem, Oğuzhan, Bazlamaçcı, Cüneyt Fehmi, and Diğer
- Subjects
Internet ,Elektrik ve Elektronik Mühendisliği ,Network design ,Electrical and Electronics Engineering - Abstract
İnternet kullanıcı sayısı ve trafik hacmindeki önemli artış, ağ yönlendirici tasarımı için yeni sorunlar ortaya çıkarmaktadır. Mevcut yönlendiriciler internet trafik artışına ayak uydurabilmek için, yüksek hızda bilgi hatlarını ve çok sayıda hat kartlarının kullanımını desteklemelidir, buda fiziksel alan, güç ve bellek kullanımında artışa gereksinim ortaya çıkarır.Bir yönlendiricinin temel görevleri arasında yer alan paket yönlendirme, internet altyapısı için performans dargeçidi durumundadır. Genel olarak, paket yönlendirme algoritmalarının çoğunluğu yazılım ile gerçeklenir. Fakat, donanım tabanlı çözümlerde yüksek çıkan iş miktarına sahip olmalarından ötürü son yıllarda popüler olmuşlardır. Çıkan iş oranının yanısıra, bellek verimliliği, artımlı / dinamik güncellemeler ve güç tüketimi paket yönlendirme mimarileri için temel başarım metrikleridir. Ağ yönlendiricileri için donanım tabanlı paket anahtarlama mimarileri içerik adreslenebilir bellek (TCAM) tabanlı ve dinamik/statik rastgele erişimli bellek (DRAM/SRAM) tabanlı çözümler olarak iki gruba ayrılabilir. TCAM- tabanlı yapılar basittir ve bu nedenle bugünkü yönlendiriciler için popüler çözümlerdir. Fakat TCAM pahalıdır, çok güç harcar ve yeni adresleme yapılarına ve yönlendirme protokollerineuyumlulukları azdır. Diğer yandan, SRAM daha yüksek yoğunluğa, düşük güç tüketimine, ve yüksek hıza sahiptir. SRAM tabanlı çözümlerde en uzun öntakı eşleşmesi (LPM) yapmak için kullanılan genel veri yapısı bir çeşit ağaç veri yapısıdır. Bu çözümlerde eşleşen en uzun öntakıyı bulmak için çok sayıda bellek giriş/çıkışı gerekmektedir. Bu nedenle çıkan iş oranını iyileştirebilmek için paralel ve boru hattı davranışlı teknikler kullanılmaktadır.Bu tezde yüksek başarımlı paket yönlendirme için TCAM ve SRAM tabanlı, paralel ve boru hattı davranışlı mimarileri incelendi. TCAM tabanlı paralel IP paket yönlendirme mimarisinin üzerine başarımını arttırmak için, bellek etkin bağımsız öntakı seti oluşturma algoritmasının kullanımını önerdik. Bu tezin temel katkısı olarak, öntakı ağacı kullanan IP paket araması için SRAM tabanlı, paralel, birbirini kesen ve değişken uzunluklu çoklu boru hatlı yeni bir dizilim yapısı (SAFIL) tasarladık. SAFIL üzerine inşa edilmis¸çift giriş çıkışlı SRAM tabanlı daha yüksek çıkan iş gücüne sahip bir IP arama mimarisi (SAFILD) de önerdik. IParaması için geleneksel öntakı ağaç yapısına alternatif olarak ise sıkışık kümelenmiş ağaç (CCT) olarak adlandırdığımız bellek etkin bir veri yapısı önerdik. Ayrıca, alan programlanabilir kapı dizilimi (FPGA) üzerinde yüksek bas¸arımlı IPv4/v6 araması ic¸in yeni bir boru hattı davranışlı birleştirilmiş uzunluk-içtakı araması yapan mimariyi (CLIPS) geliştirdik. Son olarak, paket sınıflandırması için bellek kullanımı etkin kümelenmiş sıradüzensel bir arama yapısı (CHSS) tasarladık. CHSS için ayrıca, FPGA üzerinde uygulanan doğrusal, boru hattı davranışlı SRAM tabanlı bir mimari önerdik. A substantial increase in the number of internet users and the traffic volume bring new challengesfor network router design. The current routers need to support higher link data rates and large number of line cards to accommodate the growth of the internet traffic, which necessitate an increase in physical space, power and memory use.Packet forwarding, which is one of the major tasks of a router, has been a performance bottleneckin internet infrastructure. In general, most of the packet forwarding algorithms are implemented in software. However, hardware based solutions has also been popular in recent years because of their high throughput performance. Besides throughput, memory efficiency, incremental/dynamic updates and power consumption are the basic performance challenges for packet forwarding architectures. Hardware-based packet forwarding engines for network routers can be categorized into two groups that are ternary content addressable memory (TCAM) based and dynamic/static random access memory (DRAM/SRAM) based solutions. TCAM-based architectures are simple and hence popular solutions for today?s routers. However, they are expensive, power-hungry, and oer little adaptability to new addressing and routing protocols. On the other hand, SRAM has higher density, lower power consumption, and higher speed. The common data structure used in SRAM-based solutions for performing longest prefix matching (LPM) is some type of a tree. In these solutions, multiple memoryaccesses are required to find the longest matched prefix. Therefore, parallel and pipelining techniques are used to improve the throughput.This thesis studies TCAM and SRAM based parallel and pipelined architectures for high performance packet forwarding. We proposed to use a memory efficient disjoint prefix set algorithm on TCAM based parallel IP packet forwarding engine to improve its performance. As a fundamental contribution of this thesis, we designed an SRAM based parallel, intersecting and variable length multi-pipeline array structure (SAFIL) for trie-based internet protocol (IP) lookup. We also proposed a novel dual port SRAM based high throughput IP lookup engine (SAFILD) which is built upon SAFIL. As an alternative to traditional binary trie, we proposed a memory efficient data structure called compact clustered trie (CCT) for IP lookup. Furthermore, we developed a novel combined length-infix pipelined search (CLIPS) architecture for high performance IPv4/v6 lookup on FPGA. Finally, we designed a memory efficientclustered hierarchical search structure (CHSS) for packet classification. A linear pipelined SRAM-based architecture for CHSS which is implemented on FPGA is also proposed. 156
- Published
- 2011
11. Value-Coded Trie Structure for High-Performance IPv6 Lookup.
- Author
-
Erdem, Oğuzhan, Carus, Aydin, and Le, Hoang
- Subjects
- *
INTERNET protocols , *ROUTING (Computer network management) , *COMPUTER network management , *RANDOM access memory , *COMPUTER storage devices - Abstract
Dynamically updateable and memory-efficient search structures for Internet protocol (IP) lookup have lately attracted a great deal of attention from the researchers. In this paper, we focus on the next-generation IPv6 routing protocol comprising large and sparsely distributed routing tables. The existing data structures either suffer from inefficient resource and memory usage (trie-based algorithms), or require complicated construction processes such as converting routing prefixes into their longer representatives and sorting (tree-based algorithms), or both. We propose a novel data structure denoted value-coded trie (VC-trie) for IP lookup. VC-trie provides significant memory saving in comparison with that of the existing solutions in both IPv4 and IPv6 domains. Thereby, our structure can support longer prefix lengths and larger routing tables. We also design an static random access memory (SRAM)-based pipelined architecture to assist the VC-trie structure to improve the throughput. The architecture is implemented utilizing a state-of-the-art field programmable gate array (FPGA) device and sustainable throughput of 448 million lookups per second (with a routing table consisting of 324 K prefixes) is achieved. Furthermore, the architecture can be enhanced with external SRAMs to relax the limitations of the existing FPGA device in on-chip memory. [ABSTRACT FROM AUTHOR]
- Published
- 2015
- Full Text
- View/download PDF
12. High-performance IP Lookup Engine with Compact Clustered Trie Search.
- Author
-
Erdem, Oğuzhan and Bazlamaçci, Cüneyt F.
- Subjects
- *
INTERNET protocols , *PERFORMANCE evaluation , *COMPUTER architecture , *RANDOM access memory , *DATA structures , *ALGORITHMS - Abstract
This paper proposes a novel high throughput internet protocol (IP) lookup engine, which is built upon a recently proposed multiple pipeline array architecture that has parallel two-dimensional circular search capabilities on intersecting and variable length pipelines. Our new engine is composed of specially designed processing elements (PEs) including dual input/output static random access memory units and bidirectional links, hence allowing search to proceed in all directions and admitting search requests from all PEs at the boundary of the array. We propose a novel data structure called compact clustered trie (CCT), which is better than traditional binary trie in terms of memory requirement and number of memory accesses. We develop novel approaches including a CCT forwarding table construction method, a mapping strategy and a suitable IP lookup algorithm. Our new lookup engine achieves a much higher average case throughput and a much lower average delay compared with existing IP lookup solutions making, for example, an 8 Tbps high-speed router front end possible. The engine is also well suited for the IPv6 addressing scheme. [ABSTRACT FROM PUBLISHER]
- Published
- 2012
- Full Text
- View/download PDF
13. Trie-tree data structure for IP lookup in virtual routers
- Author
-
Baysal, Dilek, Bazlamaçcı, Cüneyt Fehmi, Erdem, Oğuzhan, and Elektrik-Elektronik Mühendisliği Anabilim Dalı
- Subjects
Elektrik ve Elektronik Mühendisliği ,Electrical and Electronics Engineering - Abstract
Sanal yönlendiriciler ağ servislerinin artan taleplerini karşılamak için önemli bir çözüm olmuştur. Sanal yönlendiriciler tek bir donanım platformu kullanarak birden fazla ağa eş zamanlı olarak hizmet sunabilirler; böylece tasarruf sağlarlar. Sanal yönlendiriciler farklı internet servis sağlayıcılarına ait birden fazla yönlendirme tablosunu idame ettirebilir, her bir internet servis sağlayıcı için IP adresi arama ve yönlendirme faaliyetlerini ortak bir platform kullanarak yürütebilirler. Sanal yönlendiricilerde IP adresi arama işlemi paketlerin taşıdığı servis sağlayıcı bilgisi kullanılarak gerçekleştirilir. IP adresi arama için çeşitli yazılım ve donanım çözümleri geliştirilmiştir. Donanımsal çözüm olarak TCAM ve SRAM kullanılırken, yazılım tabanlı çözümlerde daha yavaş olan ağaç yapıları yer alır. Donanımsal ortamın bellek imkanlarının kısıtlı olması uygulamalardaki temel darboğazı oluşturur. Servis sağlayıcılara ait yönlendirme tabloları ayrı ayrı saklanabilir ancak bunun için büyük miktarda bellek gerekmektedir, bu durumda sanal yönlendiriciler önemli bir bellek kazancı sağlayamamaktadır. Tablolardaki benzerliklerden yararlanabilmek için tablolar genellikle birleştirilerek tek bir ortak veri yapısı oluşturulmaktadır.Bellek büyüklüğünü azaltmak, adres arama performansını yükseltmek ve güncelleme işlemleri sanal yönlendiriciler için öne çıkan önemli konulardır. Adres arama performansı gecikme süresi ve birim zamanda gerçekleşen arama sayısı kriterleri ile değerlendirilir.Bu tez çalışmasında, birleştirilmiş bir ağaç (trie) veri yapısı önerilmiş ve bellek ihtiyacının azaltılması hedeflenirken, arama ve güncelleme işlemlerinde de verimlilik sağlanmıştır. IPv4/IPv6 çekirdek ve kenar yönlendiricilere ait gerçek prefix tabloları birleştirilerek tek bir ağaç (trie) oluşturulmuştur. Birleştirilmiş ağaçtaki bazı bölümlerin az sayıda prefix verisi saklamak için yüksek sayıda boş hücre bulundurduğu gözlenmiştir. Çalışmanın çıkış noktası, ağaçtaki bu düşük yoğunluklu bölgeleri ağacın yapısını değiştirmeden ayıklayarak bellek kullanımını azaltmaktır. Esas ağaçtan alınan prefix verileri ikinci bir ağaç (2-3 tree) kullanarak saklanacaktır. 2-3 ağaç yapısı diğer ağaçlara göre hızlı güncelleme yeteneğinden dolayı tercih edilmiştir. Budama ölçütü prefix verilerinin çoğunun esas ağaçta (trie) kalmasını sağlayacak şekilde belirlenmiştir. Önerdiğimiz yapı mevcut çözümlerle kıyaslandığında, IPv4 çekirdek yönlendiricilerinde %5, diğer tipteki yönlendiricilerde %35 seviyelerinde bellek tasarrufu elde etmiştir. Böylece bellek etkinliği arttırılmış ve her bir güncellemenin tek bir yazma mesajı ile gerçekleştirilmesine olanak sağlanmıştır. Önerdiğimiz yapı her bir adres arama işlemini bir saat döngüsünde gerçekleştirebilir niteliktedir ve gecikme süresi de trie yapısı kullanan diğer çözümler ile eşdeğerdir. Virtual router is an essential solution to fulfill the increasing demands of network services. A virtual router, having a single hardware platform, serves several networks concurrently and hence provides cost saving.A virtual router maintains multiple forwarding tables that belong to separate internet service providers (ISPs) and performs IP lookup and forwarding functionality for each ISP in one common platform. IP lookup in a virtual router is performed by inspecting the incoming packets that also carry information about their ISPs. There exist various software and hardware IP lookup solutions in the literature. In software solutions tree or trie based data structures are usually employed which are relatively slower. Hardware solutions use TCAMs or SRAMs and are much faster. Limited on-chip memory is the main bottleneck for hardware implementations. If all ISP forwarding tables of a virtual router are stored separately then a large amount of memory is required and there occurs no benefit for having a virtual router. Therefore tables are usually merged in such a way that the overlapping parts are stored in one common data structure more efficiently. Decreasing the size of the memory and increasing the performance of look up and update tasks are among the primary concerns and challenges in virtual routers. Lookup performance is considered by means of latency and throughput issues.In this thesis, we investigate and propose an efficient trie overlapping approach and aim to decrease the memory requirement while achieving a good IP lookup and update performance. During this study, we examine real life prefix tables that belong to existing routers. We first merge these IPv4/IPv6 core and edge router tables in a simple manner into a single trie and observe that some parts of the trie use a large number of nodes to store a small number of prefixes. This observation has motivated and led us to reduce the size of the trie by truncating some of these low density subtries without destroying the advantageous trie structure too much. 2-3 tree data structure is then proposed to be used as a secondary storage to keep the deleted prefixes from the trie separately. 2-3 tree is preferred because of its support for incremental updates. Our thesis identifies truncation metrics and we use them to keep most of the prefixes still in the trie.Our approach is evaluated and we have shown that it is possible to achieve around 5% reduction in memory size for IPv4 core routers and around 35% reduction for other type of routers in comparison to existing trie merging solutions. Hence memory efficiency is increased while supporting an update process that is possible using a single write bubble. Our solution achieves one lookup per clock cycle throughput and operates with a latency that is standard among other trie based solutions. 111
- Published
- 2014
Catalog
Discovery Service for Jio Institute Digital Library
For full access to our library's resources, please sign in.