Search

FPAAs (Field Programmable Analog Arrays) erlauben es, analoge Signalübertragungsfunktionen auf Hardware abzubilden, die von veränderbaren digitalen Konfigurationsdaten abhängen. Sowohl für das Design von Filterstrukturen auf Systemebene als auch für die genaue Simulation ihrer analogen Übertragungsfunktion auf Transistorebene ist es dabei notwendig, die entsprechenden Konfigurationsdaten einzugeben bevor die Phasen/Betragsanalyse durchgeführt werden kann. Die vorliegende Arbeit stellt ein graphisches Entwurfsprogramm zur Instantiierung von analogen Filtern für ein FPAA mit 17 gm-C Blöcken vor. Es wird über erste Simulationsergebnisse berichtet, die die Machbarkeit mit Eckfrequenzen bis zu hundert Mhz bestätigen. Simulierte Übertragungsfunktionen von grundlegenden Bausteinen werden mit der Theorie verglichen und zu einer exemplarischen Instantiierung eines Butterworth-Filters der vierten Ordnung weitergeführt.

Nichtidealitäten einer Schaltung, wie z.B. nicht ideale Charakteristik des Operationsverstärkers und Streuungen in den Filterkoeffizienten, sind dahingehend bekannt die Effizienz von zeitkontinuierlichen Sigma-Delta Wandlern in drastischer Weise zu reduzieren. Daher stellt diese Veröffentlichung eine mögliche Methode vor, um die genannten Nichtidealitäten durch eine Schätzung mit Hilfe eines Unscented Kalman Filters zu bestimmen und in einem möglichen weiteren Schritt zu korrigieren. Des Weiteren kann durch eine leichte Modifikation des vorgestellten Algorithmus auch gleichzeitig eine implizite Dezimation des Ausgangssignals durchgeführt werden. Hierdurch wird die Gesamteffizienz des vorgestellten Ansatzes gesteigert, da kein zusätzlicher Dezimationsfilter mehr benötigt wird. Simulationsergebnisse des Filteralgorithmus zeigen die prinzipielle Funktion des Algorithmus.

Eine der großen Herausforderungen beim Betrieb von Schaltungen bei extrem niedrigen Versorgungsspannungen ist die starke Zunahme des Einflusses zufälliger Prozessvariationen auf die Verzögerungszeiten der Gatter. Dies erfordert sehr hohe Sicherheitsmargen im Timing der Schaltungen, was zu einer deutlichen Verringerung der Geschwindigkeit und einem Anstieg der Energie pro Operation führt. Asynchrone Schaltungstechniken, die durch ihre Kodierung das Ende einer Operation detektieren können, sind daher bei dieser Anwendung eine interessante Alternative. In dieser Veröffentlichung werden die notwendigen Sicherheitsmargen in Delay-Line basierten Subthreshold-Schaltungen diskutiert und mögliche asynchrone Dual-Rail Entwurfsmethoden vorgestellt. Transistor-Level Simulationsergebnisse für einen einfachen, in den diskutierten Techniken realisierten Zähler werden vorgestellt, um die Funktionsfähigkeit dieser Techniken im Subthreshold-Bereich zu demonstrieren. Multiplizier mit unterschiedlicher Wortbreite dienen als Beispiel für eine komplexere Schaltung, welche bezüglich Geschwindigkeit, Energiebedarf und Flächenaufwand mit einer entsprechenden Standard-Realisierung verglichen wird, was abschließend eine Aussage darüber zulässt, wann die untersuchten Techniken gewinnbringend eingesetzt werden können.

This paper presents novel circuit concepts for integrated rectifiers and voltage converting interfaces for energy harvesting micro-generators. In the context of energy harvesting, usually only small voltages are supplied by vibration-driven generators. Therefore, rectification with minimum voltage losses and low reverse currents is an important issue. This is realized by novel integrated rectifiers which were fabricated and are presented in this article. Additionally, there is a crucial need for dynamic load adaptation as well as voltage up-conversion. A circuit concept is presented, which is able to obtain both requirements. This generator interface adapts its input impedance for an optimal energy transfer efficiency. Furthermore, this generator interface provides implicit voltage up-conversion, whereas the generator output energy is stored on a buffer, which is connected to the output of the voltage converting interface. As simulations express, this fully integrated converter is able to boost ac-voltages greater than |0.35 V| to an output dc-voltage of 2.0 V–2.5 V. Thereby, high harvesting efficiencies above 80% are possible within the entire operational range.

Rekonfigurierbare Analog-Arrays (FPAAs) sind der Versuch, die Vorteile der aus der digitalen Welt bekannten FPGAs (Flexibilität, Entwurfsgeschwindigkeit) auch für analoge Anwendungen verfügbar zu machen. Aufgrund der Vielfalt der analogen Schaltungstechnik ist die Abbildung von vorgegebenen Schaltungskonzepten auf eine FPAA-Architektur nicht immer einfach lösbar. Diese Arbeit stellt einen neuen Ansatz für die Synthese von Filtern auf einer FPAA-Architektur für zeitkontinuierliche Analogfilter mittels eines Genetischen Algorithmus (GA) vor. Anhand eines Matlab-Modells des FPAA, das eine gute übereinstimmung mit Simulationen des FPAA auf Transistorebene aufweist, wurde gezeigt, dass eine große Vielzahl verschiedener Filterstrukturen auf dieser Architektur dargestellt werden kann. Daraufhin wurde ein Genetischer Algorithmus entwickelt, der es erlaubt, aus einer gegebenen Filterspezifikation Konfigurationsdatensätze zu synthetisieren, die den gewünschten Filter auf die FPAA-Architektur abbilden.

Für das Zeichnen analoger Schaltpläne wird oft versucht, die Potentialverteilung in der entsprechenden Schaltung auszunutzen, um eine Platzierung der Bauteile nach abfallendem Potential vorzunehmen. Mit Hilfe von Computerunterstützung gelingt es, eine verallgemeinerte dreidimensionale Platzierungsstrategie anzuwenden, die allein auf Grund der Potentialwerte einer Schaltung die automatische Generierung einer technisch exakten Potentialdarstellung erlaubt. Somit ist es möglich, die Ergebnisse von transienten SPICE-Simulationen in jedem Zeitschritt darzustellen und eine Animation des zeitlichen Verhaltens zu erzeugen. Die Umsetzung dieser Methode zur Einbettung in eine webbasierte Lern – und Arbeitsplattform wird im Folgenden erläutert.

Es wird ein Gm-C Filter für den Einsatz in rekonfigurierbaren Analogfiltern (FPAAs) präsentiert. Das Filter ist auf den Einsatz in FPAAs mit hexagonalem Grid und auf den Verzicht auf Transmissiongates optimiert. Trotzdem können nicht nur die Parameter der instanziierten Filter geändert werden, sondern auch ihre Struktur. Beim Design des digital programmierbaren Transkonduktors musste auf die hohe Anzahl parallel geschalteter, gleichartiger Transkonduktoren und ihre parasitären Kapazitäten Rücksicht genommen werden. Ein FPAA mit 49 Gm-Zellen erreicht in Simulationen in einem 130 nm 1.2 V CMOS Prozess eine maximale Bandbreite von 164 MHz. Die Verzerrung beträgt weniger als –70 dB bei einem 50m V @1 MHz Signal.

Dual threshold voltage and forward body bias techniques are effective ways to optimally balance the standby leakage power and performance. In this paper, we propose a novel fine-grained forward body biasing scheme for monotonic static logic circuits. In the proposed scheme, the forward body bias is applied to high threshold voltage of either the pull-up or the pull-down network based on the evaluation transition and the state of operation. This technique improves the low skew NAND and NOR circuit performance by 7% and 11%, high skew NAND and NOR by 8% and 13% respectively. It reduces both active and standby leakage power as compared to monotonic static CMOS with dual-VT technique. The simulations are carried out using 130 nm mixed mode process technology to validate our proposed technique.

Up to now, there exist two completely different approaches for the synthesis of cascaded CT Sigma-Delta modulators. While the first method is based on a DT prototype and thus on the application of a DT-to-CT transformation, the second one is entirely performed in the CT domain. In this contribution, the method of lifting will be applied to overcome the disadvantages afflicted with the first method (e.g. less ideal anti-aliasing filter performance, increased circuit complexity) and to establish a time efficient DT simulation model for the second method. Thereby, optimal modulator coefficients as well as optimal digital cancellation filters for an arbitrary cascaded CT modulator can be simulated in an efficient and rapid manner. For illustrative purposes, the complete synthesis procedure is demonstrated by the example of a 2-1-1 cascaded CT modulator.

Dieser Beitrag stellt die Implementierung eines neuartigen Ansatzes einer effizienten Dezimator-Architektur für kaskadierte Sigma-Delta Modulatoren vor. Die Rekombinationslogik kaskadierter Modulatoren und die Korrektur des Verstärkungsfehlers zeitkontinuierlicher (CT) Modulatoren werden in die erste Stufe des Dezimators integriert. Eine entsprechende Filtertopologie wird hergeleitet und auf einem Hardware-Emulator der Firma Mentor Graphics implementiert. Der Vergleich der vorgeschlagenen Struktur mit einer herkömmlichen Implementierung zeigt eine nennenswerte Verbesserung der Effizienz.

Im Folgenden wird eine neue Methodik von FPAAs (Field Programmable Analog Arrays) gezeigt, die speziell für die Instantiierung von zeitkontinuierlichen (continuous-time, CT) Analogfiltern in Hardware entwickelt wurde. Die Chiptopologie beinhaltet 17 digital konfigurierbare analoge Blöcke (configurable analog blocks, CABs), die durch ein hexagonales Netzwerk miteinander verbunden sind. Jeder CAB ist aus einstellbaren Gm-C Integratoren aufgebaut, welche das analoge Signal sowohl formen und seinen Weg durch die Matrix festlegen, gleichzeitig aber auch die Grundbausteine für zeitkontinuierliche Hochfrequenzfilter darstellen. Intelligente Pufferspeicher für die Ein-/Ausgänge (IO-buffer) garantieren die Rekonfigurierung der Matrix mit minimaler Störung des kontinuierlichen Analogsignals. Die Architektur wird als Hardwareplattform für beliebige Schaltungen, welche aus einer gegebenen Anzahl an Gm-C-Zellen bestehen, eingeführt und verifiziert bevor eine exemplarische Instantiierung eines Butterworth Filters 4. Ordnung in Biquad Anordnung gezeigt wird.

Dieser Beitrag stellt einen neuartigen Ansatz einer leistungsfähigen Dezimator-Architektur f¨ur kaskadierte Sigma-Delta Modulatoren vor. Die Besonderheit der dargestellten Struktur ist die Integration der Rekombinationslogik kaskadierter Modulatoren und der Korrektur des Verstärkungsfehlers zeitkontinuierlicher (continuous time, CT) Modulatoren in die erste Stufe des Dezimators. Der Entwurf einer passenden Filtertopologie wird abgeleitet, analysiert und durch Simulationen verifiziert. Die vorgeschlagene Struktur wird mit einer herk¨ommlichen Implementierung verglichen. Das Ergebnis dieses Vergleiches ist eine Verbesserung der Effizienz um Dekaden.