1. Modelo simulable HDL de procesadores con ISA RISC-V
- Author
-
Rodríguez Lacruz, Manuel César, Ruiz Palma, Francisco, Rodríguez Lacruz, Manuel César, and Ruiz Palma, Francisco
- Abstract
Resumen: El objetivo principal de este TFG es desarrollar un modelo simulable en HDL de procesadores con ISA RISC-V. Para ello, se utilizará el lenguaje VHDL para modelar varias arquitecturas RISC-V libres de royalties, incluyendo las arquitecturas RISCV32I, RISCV32C y RISCV64I. La implementación de estas arquitecturas se llevará a cabo en un entorno de simulación para asegurarse de que su funcionamiento es correcto y cumple con los estándares de RISC-V. En primer lugar, se modelarán las arquitecturas que tienen un pipeline de 5 etapas (fetch-decode-execute-memory-writeback). Se utilizarán test-benches para realizar pruebas y validaciones y asegurarse de que cada etapa del pipeline funciona correctamente. Una vez verificadas todas las etapas, se unirán para formar el pipeline completo y verificar su funcionamiento global. Posteriormente, se elaborarán programas en código C para probar el rendimiento de las arquitecturas. Estos programas serán compilados cruzadamente desde un entorno Windows 10 para las arquitecturas RISC-V utilizando una toolchain, y se procesarán los archivos compilados para generar unas memorias simulables. Estas memorias simulables se utilizarán para ejecutar los programas escritos en lenguaje de alto nivel y comprobar su correcto funcionamiento en las arquitecturas RISC-V. En resumen, este TFG tiene como objetivo desarrollar un modelo simulable en HDL de procesadores con ISA RISC-V utilizando el lenguaje VHDL. Se verificará el correcto funcionamiento de las arquitecturas mediante la implementación y validación del pipeline de 5 etapas y la elaboración de programas en código C para evaluar su rendimiento. Con este trabajo se espera contribuir al desarrollo de procesadores RISC-V de código abierto y promover su adopción en la industria. Abstract: The main objective of this BSc Thesis is to develop able-to-be simulated HDL model of processors with RISC-V ISA. To achieve this goal, the VHDL language will be used to model various royalty-free RISC-V
- Published
- 2023